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Bosch Rexroth AG
Führungskommunikation
Synchronisation und Timing
auch bei Bustakt = Lagereglertakt 48 Bytes in S‑0‑0016/S‑0‑0024 eingetra‐
gen sein.
Die Konfiguration der zyklischen Daten erfolgt über den Master. Dieser konfi‐
guriert dann das zyklische Telegramm und beschreibt beim Phasenhochlauf
die Parameter S‑0‑0016 und S‑0‑0024.
Azyklischer Datenkanel
Parameterkanal
Zugriff auf 16-Bit-sercos-Parameter des Antriebs über "SoV"-Protokoll ("Ser‐
vo Drive Profile over VARAN"-Protokoll). Auf 32-Bit EIDNs kann nur zugegrif‐
fen werden, wenn der dazugehörige 16-Bit-Alias vorhanden ist.
Sicherstellen der Datensicherheit
Antwortet der Client nicht auf ein Telegramm des Managers, so wiederholt
der Manager automatisch das letzte Telegramm innerhalb des aktuellen Bus‐
zyklus. Der Nachrichtenzähler wird dabei nicht erhöht, damit die Wiederho‐
lung im Client erkannt werden kann.
Abb. 4-55:
Wiederholung des Telegramms im gleichen Buszyklus
Synchronisierung
Bei VARAN ist eine Synchronisierung der Antriebe auch ohne Verteilte Uhren
nach IEEE 1588 möglich. Die Varan-Logicware erzeugt zyklisch im Bustakt
ein Sync-Signal, das für die Synchronisierung der PLL des Antriebs verwen‐
det werden kann. Das Sync-Signal wird immer beim Starten der „isochronous
VARAN task" in der Logicware erzeugt. Der Antrieb kann sich dann während
des Hochlaufens der internen Statemachine von PreOperational nach SafeO‐
perational auf das Sync-Signal aufsynchronisieren. Beim Umschalten nach
"Operational" muss der Antrieb das Aufsynchronisieren erfolgreich beendet
haben, ansonsten wird die Umschaltung verweigert.
Timing
Abhängig vom Verhältnis von Bus- zu Lagereglertakt erfolgt die Verarbeitung
der zyklischen Soll- und Istwerte entweder innerhalb eines Lagereglertaktes
(= Bustakt bei Timing 1:1) oder aufgeteilt auf mehrere Lagereglertakte. Die
Verarbeitung startet mit dem Lagereglertakt, bei dem das SYNC-Signal vom
FPGA erhalten wird. Der T4-Zeitpunkt liegt dabei immer direkt nach dem
Sync-Signal. Eine Wechselbufferanschaltung in der VARAN-Logicware sorgt
dafür, dass es keine Konflikte beim Zugriff auf die zyklischen Daten im FPGA
geben kann. Die Datenkonsistenz ist dabei immer gewährleistet.
DOK-HYDRV*-HD*-19VRS**-AP01-DE-P
Rexroth HydraulicDrive HDx-19 Funktionen
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