R&S UPV Bedienungsanleitung Seite 435

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R&S UPV
"1 bit"
"1 Slot"
"Square"
"Value"
Fernsteuerbefehl:
INPut<n1>:FWIDth
INPut<n1>:FWIDth:VALue
Fsync Offset
Bestimmt die Verschiebung des Fsync-Pulses gegenüber des Referenzpunktes
(Beginn des ersten Slots).
Wertebereich: -(Slot Lenght*No of Slots)...(Slot Length*No of Slots) -1
Fernsteuerbefehl:
INPut<n1>:FOFFset
Fsync Slope
Polarität des FSYNC-Pulses
"Rising"
"Falling"
Fernsteuerbefehl:
INPut<n1>:FSLope
BClk Slope
Polarität des Bitclocks (BClk)
"Rising"
Bedienhandbuch 1146.2084.31 ─ 13
Fsync hat die Länge eines Datenbits (BClk Periode).
Der FSYNC-Puls hat Länge eines Slots (= Slot Length)
Der FSYNC-Puls hat die Form eines symmetrischen Rechtecks. Bei
ungerader Anzahl von Bitclock (BClk) Takten ist high Phase um einen
Takt länger als die low Phase (bei Fsync Slope = Rising)
Die Länge des FSYNC-Pulses entspricht dem numerischen Wert in
Datenbits (1 BClk Periode)
Wertebereich: 1 ... (Slot Length*No of Slots)-1
auf Seite 926
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auf Seite 925
Der FSYNC-Puls beginnt mit einer positiven Flanke.
Der FSYNC-Puls beginnt mit einer negativen Flanke.
auf Seite 923
Die Signale RX_FSYNC_IN, RX_DATA1, RX_DATA2, RX_DATA3
und RX_DATA4 werden mit steigender Bitclockflanke (RX_BCLK_IN,
falls Analyzer extern synchronisiert wird bzw. RX_BCLK_OUT bei
interner Synchronisation) eingetaktet. Der im Master-Mode erzeugte
FramyeSync (RX_FSYNC_OUT) ändert sich jedoch mit fallender
Bitclockflanke (RX_BCLK_OUT).
USI Dual Channel Analyzer konfigurieren
Gerätefunktionen
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