R&S UPV Bedienungsanleitung Seite 301

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R&S UPV
SlClk Slope
Polarität des Slot Clock (SlClk) Pulses
"Rising"
"Falling"
Fernsteuerbefehl:
OUTPut:SLCSlope
MClk Ratio
Verhältnis zwischen Masterclock (MCLK) und FrameSync (FSYNC).
Wertebereich: 16 ... 768
MClk_Ratio * Sample_Freq <= 110,592 MHz
Fernsteuerbefehl:
OUTPut:MRATio
BClk Jitt Freq
Die Generatorausgangssignale (TX_BCLK_OUT, TX_FSYNC_OUT, TX_SLCLK_OUT,
TX_DATA1 ... 4) können sinusförmig verjittert werden. Mit diesem Parameter wird die
Frequenz des Jitteroszillators eingestellt.
Wertebereich: 100 mHz ... 110 MHz max (je nach eingesteller Amplitude).
Fernsteuerbefehl:
OUTPut:BCLock:JITFrequency
BClk Jitt Ampl
Die Generatorausgangssignale (TX_BCLK_OUT, TX_FSYNC_OUT, TX_SLCLK_OUT,
TX_DATA1 ... 4) können sinusförmig verjittert werden. Dieser Parameter bestimmt die
Peak-Amplitude des Jitteroszillators.
Wertebereich: 0 ... 2,5 UI max (je nach eingesteller Frequenz).
Ein UI entspricht der Taktperiode des Bitclocks (BClk).
Fernsteuerbefehl:
OUTPut:BCLock:JITAmplitude
MClk Jitt Freq
Das Generatorsignal TX_MCLK_OUT kann sinusförmig verjittert werden. Mit diesem
Parameter wird die Frequenz des Jitteroszillators eingestellt.
Wertebereich: 100 mHz ... 110 MHz max (je nach eingesteller Amplitude).
Bedienhandbuch 1146.2084.31 ─ 13
Der SlClk-Puls beginnt mit einer positiven Flanke.
Der SlClk-Puls beginnt mit einer negativen Flanke.
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