D-Flip-Flop, Master - BONFIGLIOLI Agile Anwendungshandbuch

4.4.6

[130] D-Flip-Flop, Master

Typ
b C, Clock
I1
I2 b D, Dateneingang
b Master Set-Eingang
I3
b Master Reset-Eingang
I4
Beschreibung:
Bei positiver Taktflanke am Eingang 1 (Takteingang C, Clock) wird das Signal vom Eingang 2
(Dateneingang D) zum Ausgang durchgeschaltet.
TRUE am Master Set-Eingang setzt den Ausgang auf TRUE. TRUE am Master Reset-Eingang
setzt den Ausgang auf FALSE.
Über den Ausgangspuffer ist das Ausgangssignal global verfügbar.
Der Master Set und Master Reset sind zu der Funktion parallel geschaltet und verändern den
Zustand der Funktion ab dem Zeitpunkt zu dem das Signal anliegt.
08/10
08/10
Funktion
O1
O2
P1
P2
D-Flip-Flop, Master
C
x
x
x
0 1
0 1
Typ Funktion
b Ausgang O1
b
Negierter Ausgang O2 =
O1
D MS MR Q
x x 1 0
x 1 0 1
x 0 0 Q
n-1
0 0 0 0
1 0 0 1
SPS / VPLC
SPS / VPLC
O 1
Zustand
Aus (Master)
Ein (Master)
Halten (Hold)
Übernehmen (Sample)
Übernehmen (Sample)
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