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Kapitel
4
Wartung
In diesem Kapitel werden das zentrale Fehleradreßregister der CPU 9461' 9 47, die Einbaulage der
Brücken auf der CPU und die Schnittstellenbelegung für Basisstecker und Frontstecker
beschrieben.
4.1
Zentrales Fehleradreßregister
Mit dem Parity-lnterrupt, der durch die ZBG 947 oder durch die Speicherbaugruppe 355
ausgelöst wird, wird die erste fehlerhafte Adresse in das Fehleradreßregister auf der ZBG 947
gespeichert.
Wird ein QVZ erkannt, der durch einen Zugriff der ZBG 947 auf den Lokalbus herrührt, so wird in
dieses Register statt der Parity-Fehleradresse die erste QVZ-Adresse gespeichert.
Das Ermitteln der 20 Bit breiten Fehleradresse auf dem Lokalbus erfolgt durch Lesen auf den
Adressen E8004H und E8000H. Wichtig ist hierbei das Einhalten obiger Reihenfolge beim
Auslesen des Fehleradreßregisters, d.h. zuerst E8004H und dann E8000H lesen.
Mit dem Auslesen des Registers werden anstehende Parity-lnterrupts von der
ZBG
947 oder von
der Speicherbaugruppe rückgesetzt. Erst danach können neue Fehleradressen gespeichert
werden. Durch das Auslesen wird der Registerinhalt nicht gelöscht, d.h., er bleibt so lange
erhalten, bis eine neue Fehleradresse gespeichert wird.
Aufbau des Fehleradressregisters:
E8004H:
High-Teil der Fehleradresse
Datenbit 0
=
Adreßbit 16 1 Datenbit
1
=
Adreßbit 17
Datenbit 2
=
Adreßbit 18 1 Datenbit 3
=
Adreßbit 19
Die übrigen Datenbits sind ohne Bedeutung.
E8000H:
Low-Teil der Fehleradresse
Die Datenbit-Nummern entsprechen den Adreßbit-Nummern von 0 bis 15.
CPU 9461947, C79000-88500-C532-06
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