JÄGER ADwin-Pro II System- Und Hardware-Beschreibung Seite 145

ADwin
Zusätzlich gibt es ein einzelnes Latch-Register, in das der Zählerstand per
Software (Befehl P2_Cnt_PW_Latch) kopiert wird.
CLR/LATCH
G
100MHz
L1+
32 Bit Latch
0
8
L2+
32 Bit Latch
1
9
L3+
32 Bit Latch
2
10
Bei der Auswertung werden immer die PWM-Register der Ebenen 2 und 3 ver-
wendet. Zunächst werden alle Registerwerte mit
Schattenregister kopiert und anschließend ausgewertet.
Die Berechnung ist abhängig von der eingestellten Referenzflanke:
P a r a m e - steigende Flanke
ter
Schema
High
Low
L3+
T = L2+ − L3+
Periode
= L3- − L3+
I m p u l s - t
H
dauer
= T − t = L2+ − L3-
P a u s e n - t
L H
dauer
Frequenz f = 1 / T = 1 / (L2+ − L3+)
/ T = (L3- − L3+) / (L2+ −
Ta s t v e r - g = t
H
hältnis L3+)
Die Modulvariante Pro II-CNT-D enthält 2 SSI-Decoder zum Anschluss jeweils
eines Inkremental-Encoders mit SSI-Schnittstelle. Die Signale sind differentiell
und haben RS422/485-Pegel.
Ein Decoder kann entweder (auf Anforderung) einen einzelnen Wert auslesen
oder aber kontinuierlich den aktuellen Wert bereit stellen.
Die SSI-Decoder sind per Software einstellbar:
– Taktraten sind einstellbar von 6,1kHz...12,5MHz mit SSI_Set_Clock.
– Auflösung ist einstellbar bis 32 Bit mit SSI_Set_Bits.
ADwin-Pro II Hardware, Handbuch Dez. 2018
32-Bit PWM-Zähler
CLK
SW-Latch
7
LATCH_ALL
(from control register)
Gold II-Bus
fallende Flanke
Periode T
Impulsdauer t
i
High
Low
L2+ L1+
L3- L2-
T = L2- − L3-
t
H
t
L
f = 1 / T = 1 / (L2- − L3-)
g = t
CLR
EN
L1-
32 Bit Latch
3
11
L2-
32 Bit Latch
4
12
L3-
32 Bit Latch
5
13
P2_Cnt_Sync_Latch
Periode T
Impulsdauer t
i
L3+ L2+
L3- L2-
= L2- − L3+
= T − t L3+ − L3-
H =
/ T = (L2- − L3+) / (L2- − L3-)
H
Pro II: Digital-IO-Module
Pro II-CNT-x Rev. E
in die
L1-
SSI-Decoder
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