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Parameter
E2; C
E1; D
E1: Dateneingang D; E2: Takteingang C; Q: Ausgang
Liegt am Eingang 2 (Takteingang C) logisch „0" an, wird, unabhängig vom Pegel des
Eingangs 1 (Dateneingang D), der vorhergehende Logikpegel am Ausgang gehalten.
Bei positiver Taktflanke am Takteingang C wird das am Dateneingang D anliegende
Signal zum Ausgang durchgeschaltet. Bis zur nächsten positiven Taktflanke hält der
Ausgang seinen letzten Zustand Q
Bei negativer Taktflanke bleibt das Ausgangssignal unverändert.
02/06
= 30
Betriebsart Logik
E1; D
Q
E2; C
Q
n-1
D-Flip-Flop
E1
Q
Zustand
D
0
0
Q
Halten (hold)
n-1
1
0
Q
Halten (hold)
n-1
0
0–>1
0
Übernehmen (sample)
1
0–>1
1
Übernehmen (sample)
.
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