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HARDWARE
Anschluss Signal-
name
11A
AB14
11B
AB15
12A
AB12
12B
AB13
13A
AB10
13B
AB11
14A
AB8
14B
AB9
15A
/WAIT
15B
/RFSH Auffrischen, Signal zeigt
16A
AB6
16B
AB7
17A
AB4
17B
AB5
18A
AB2
18B
AB3
19A
AB0
19B
AB1
20A
/RESET Rücksetzen, zentrales
20B
/BUSRQ Busanforderung, Signal
21A
TAKT
Signalbedeutung
Adressbus Bit 14
Adressbus Bit 15
Adressbus Bit 12
Adressbus Bit 13
Adressbus Bit 10
Adressbus Bit 11
Adressbus Bit 8
Adressbus Bit 9
Warten, Signal zeigt dem
Prozessor an, dass der
adressierte Speicher bzw.
E/A-Kanal nicht für einen
Datenaustausch bereit ist.
an, dass die Adressleitun-
gen AB0...AB6 eine
Adresse zum Auffrischen
von dyn. RAMs führen.
Adressbus Bit 6
Adressbus Bit 7
Adressbus Bit 4
Adressbus Bit 5
Adressbus Bit 2
Adressbus Bit 3
Adressbus Bit 0
Adressbus Bit 1
Rücksetzsignal
zeigt dem Prozessor an,
dass er die Busherrschaft
abgeben soll.
Systemtakt
Aktiv-
Sonstige
Pegel
Bedingungen
High
unidirektional*, ange-
schlossene Sender
High
müssen 3-state-
High
Ausgänge besitzen
High
High
High
High
High
Low
Sammelleitung, ange-
schlossene Sender
müssen Open-
Kollektor-Stufen besit-
zen.
Low
unidirektional
High
unidirektional*, ange-
schlossene Sender
High
müssen 3-state-
High
Ausgänge besitzen.
High
High
High
High
High
Low
Sammelleitung, ange-
schlossene Sender
müssen Open-
Kollektor-Stufen besit-
zen.
Low
Sammelleitung, ange-
schlossene Sender
müssen Open-
Kollektor-Stufen besit-
zen.
-
unidirektional, nur
Grundgerät als Sen-
der zulässig.
2
75
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Kapitel
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