Hitachi CL32W30TAN Wartungshandbuch Seite 131

Point de test Nom Réseau
TP664 D0_1394
TP665 SYSCLK
TP660 LREQ
TP663 STAT0
TP646 STAT0
TP648
TP654 ISO
TP659 /PHY_RESET
TP661 CTL_0
TP662 CTL_1
TP647 PHY_POWER
TP643
TP644
TP649 OSC2
TP650 OSC1
TP653 PHY_POWER
TP633
TP634
TP635 TPA1+
TP636 TPA2-
TP637 TPB1+
TP638 TPB1-
TP652 MPC11 1394
TP651 MPC11 1394
TP641 TPA2+
TP640 TPA2-
TP639 TPA2+
VTP642 TPA2-
TP624 CNA
TP655 PC0
TP656 PC1
TP657 PC2
TP645 CPS
TP666 CPS
Page 7 Contrôleur DRAM externe
TP735 SIZ0
TP733 CPU_D13
TP734 /CS_DRAMC
TP706 CLK_27_1
TP700 EBM_D0
TP701 EBM_D1
TP702 EBM_D2
TP703 EBM_D3
TP704 EBM_D4
TP705 EBM_D5
TP707 EBM_D6
TP708 EBM_D7
TP709 EBM_D8
TP710 EBM_D9
TP711 EBM_D10
TP712 EBM_D11
TP713 EBM_D12
TP714 EBM_D13
TP715 EBM_D14
TP716 TDO_I_DRAMC_LLC
TP717 EBMA0
TP718 EBMA1
TP719 EBMA2
TP720 EBMA3
TP721 EBMA4
TP722 EBMA5
TP723 EBMA6
TP724 EBMA7
TP725 EBMA8
TP726 EBMA9
Fonction
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
Alimentation liaison physique IEEE1394
IEEE1394
IEEE1394
HORLOGE 24,576MHz
HORLOGE 24,576MHz
Alimentation liaison physique IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
IEEE1394
Contrôleur DRAM taille donnée 0
UC données 13
Sélection circuit contrôleur DRAM (DRAM externe)
Horloge 27MHz
Bus données contrôleur DRAM à DRAM bit 0 (DRAM externe)
Bus données contrôleur DRAM à DRAM bit 1 (DRAM externe)
Bus données contrôleur DRAM à DRAM bit 2 (DRAM externe)
Bus données contrôleur DRAM à DRAM bit 3 (DRAM externe)
Bus données contrôleur DRAM à DRAM bit 4 (DRAM externe)
Bus données contrôleur DRAM à DRAM bit 5 (DRAM externe)
Bus données contrôleur DRAM à DRAM bit 6 (DRAM externe)
Bus données contrôleur DRAM à DRAM bit 7 (DRAM externe)
Bus données contrôleur DRAM à DRAM bit 8 (DRAM externe)
Bus données contrôleur DRAM à DRAM bit 9 (DRAM externe)
Bus données contrôleur DRAM à DRAM bit 10 (DRAM externe)
Bus données contrôleur DRAM à DRAM bit 11 (DRAM externe)
Bus données contrôleur DRAM à DRAM bit 12 (DRAM externe)
Bus données contrôleur DRAM à DRAM bit 13 (DRAM externe)
Bus données contrôleur DRAM à DRAM bit 14 (DRAM externe)
Sortie données test JTAG
Bus adresse contrôleur DRAM à DRAM bit 0 (DRAM externe)
Bus adresse contrôleur DRAM à DRAM bit 1 (DRAM externe)
Bus adresse contrôleur DRAM à DRAM bit 2 (DRAM externe)
Bus adresse contrôleur DRAM à DRAM bit 3 (DRAM externe)
Bus adresse contrôleur DRAM à DRAM bit 4 (DRAM externe)
Bus adresse contrôleur DRAM à DRAM bit 5 (DRAM externe)
Bus adresse contrôleur DRAM à DRAM bit 6 (DRAM externe)
Bus adresse contrôleur DRAM à DRAM bit 7 (DRAM externe)
Bus adresse contrôleur DRAM à DRAM bit 8 (DRAM externe)
Bus adresse contrôleur DRAM à DRAM bit 9 (DRAM externe)
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