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Verfügbare Sprachen
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Integrierter FEC Schaltkreis auf der COFDM Flachbaugruppe
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NVM auf der COFDM Flachbaugruppe
Mitnahme-Widerstände werden bereitgestellt auf der Eingangs-Flachbaugruppe auf dem integrierten COFDM Schaltkreis und dem
Tuner und auf dem integrierten Schaltkreis für den Video Encoder (R532, R533), der auf bis zu 5V zieht.
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Der E-BUS gibt einen Adressbereich von 2
Form, um mit anderen Geräten auf der Flachbaugruppe zu kommunizieren und sie zu steuern, dieser Bus wird auf der
MPEG Flachbaugruppe benutzt von:
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Flash-Speicher – zwei Chip-Stellen sind auf der Flachbaugruppe verfügbar, aber gegenwärtig wird nur ein einzelner 1M x
16bit Chip benutzt. Diese Positionen können 512k x 16 Bit oder 1M x 16 Bit Flash-Chips aufnehmen, die nach den AMD
Leistungsprozeduren und Verbindungen arbeiten.
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Gemeinsame Schnittstelle für integrierte (CI) Regler Schaltkreise – die ein oder zwei montierten Geräte benutzen den E-
BUS zur Steuerung und als Daten-/Steuerungs-Schnittstelle mit dem CPU.
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Der AV (Audio/Video) Decoder – der E-BUS wird für die Weitergabe der Audio-Video-Abtastungen vom Demux an den
AV Decoder und für die notwendige Steuerungs-Kommunikation benutzt.
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IEEE1394 schnelle serielle Schnittstelle, IC600, IC601 (gegenwärtig nicht unterstützt)
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Externer DRAM Regler IC700 / IC701 (gegenwärtig nicht unterstützt)
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Chipkarten-Anschluss – der Hauptanschluss für den Chipkarten-Treiber (SC0x) wird benutzt, um alle Low-Level-
Steuerungen zu tragen für die Chipkarten- Rückstellung mit bedingtem Zugriff, Taktgeber, Daten Ein-/Ausgang usw.
Diese Leitungen werden von Widerstands-/ Dioden-Netzwerken (R257 - R262, R266, D201- D206, D209) geschützt und
sind mit der Chipkarten-Flachbaugruppe verbunden, die im analogen Abschnitt durch PL204 eingesteckt ist.
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Der CPU hat eine Anzahl paralleler Anschlussstifte, mit denen diverse Funktionen auf den COFDM und MPEG
Flachbaugruppen gesteuert werden, nämlich:
Anschluss-Identifizierung Eingang / Ausgang Funktion
GP1040
GP1041
GP1042
GP1043
GP1044
GP1045
GP1046
GP1047
GP1048
GP1049
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Lokale CPU Speicher-Steuerung
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Interner Cache – dies ist intern im CPU
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DRAM Steuerung – der CPU hat eine dedizierte Steuerungs-Schnittstelle für den Haupt-DRAM. Adressierung für 16Mbit
(IC201) wird gestellt und ein EDO Typ DRAM wird benutzt.
Adressen-Dekodierung in der CI A (auf der Grundlage von CS2) erlaubt Zugriff auf die 'Chip-Auswahl fehlt' Geräte, bei denen die
Chip-Auswahl im CI A Gerät erzeugt wird, Die Zeiteinteilung für diese Daten-Kommunikation erfolgt dann durch die DSACK
Steuerungen.
Aus Funktionsgründen besteht jede Unterbrechungsgruppe aus einem Paar, wobei jedes einen internen und einen externen
Eingang darstellt (12 in 6 Pegel), jedes Unterbrechungspaar ist einer Gruppe zugeordnet, und die Gruppen sind priorisiert. Die
System-Unterbrechungen sind wie folgt zugeordnet
Gruppe Funktion
Externer INT 4 / Interner NMI
4
Zeitgeber (0-2) / RES
3
Externer INT 3 / PID Prozessor
2
Externer INT 2 / Teletext / I2C / UARTS Wählbar
1
Externer INT 1/ Chipkarte
0
Externer INT 0 / 1284
Externe Unterbrechungen werden wie folgt abgebildet
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EXTERNER INT 4:Externer DRAM Regler
•
EXTERNER INT 3:Gemeinsame Schnittstelle B
•
EXTERNER INT 2:1394
•
EXTERNER INT 1:Gemeinsame Schnittstelle A
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EXTERNER INT 0:A/V Decoder
Anmerkung: Die externen Unterbrechungen sind neu angeordnet, um Korrekturen auf IRQ 4 zu ermöglichen, während der DRAM
Regler nicht montiert ist.
Unten ist das Hauptspeicherabbild abgebildet.
23
O
22kHz Freigabe für QPSK Gebrauch
O
TS/NPES
O
NVM Schreibschutz
O
Rückstellung für PAL-Encoder und integrierte AV Decoder Schaltkreise
I
ROM_GRÖSSE, Eingangs-Fühler-Stift
O
Rückstellung für Eingangs-Flachbaugruppe
O
Rückstellungs-Impuls für 18MHz Taktgeber-Gatter auf Eingangs-Flachbaugruppe
O
Rückstellung für Integrierte Schaltkreise für gemeinsame Schnittstellen
O
Rückstellung für IEEE1394 Chip
I
Eingang für: Modem nicht aufgelegt
Triggern
Pegel / Flanke
Pegel
Wählbar
Wählbar
Wählbar
Wählbar
, abgebildet wie in der Tabelle oben in diesem Abschnitt in 16 Bit breiter
Priorität
Höchste
/\
l
l
\/
Tiefste
191
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