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Hitachi CL32W30TAN Wartungshandbuch Seite 112

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l'interface commune (IC400), voir tableau suivant. Une seconde sortie est disponibles à 1,862MHz pour un UART, mais celle-ci
n'est pas utilisée. La puce est découplée par C276.
Schéma de la trajectoire du signal du CI PLL Audio
Les lignes de contrôle sont générées sur les broches de port de la puce d'interface commune A, leurs valeurs étant définies dans un
des registres de commande de ce composant (voir section sur l'interface commune plus loin).
En supposant que la fréquence de référence d'entrée est 27MHz, le protocole de commande de ces lignes est tel que défini dans le
tableau suivant :
Entrées de commande
FS2
FS1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
Voir aussi le schéma de la section 'Décodeur AV' plus loin.
Circuits d'interface commune (IC)
La carte MPEG est équipée de deux prises d'interface commune CI A (IC400) et CI B (IC402). La mise en oeuvre de l'interface
commune est assurée par deux composants Altera FPGA, un pour chaque port IC.
SCHÉMA DE PRINCIPE GÉNÉRAL DE L'ARCHITECTURE DE L'INTERFACE
COMMUNE
Sortie horloge UART
FS0
(MHz)
0
Trois états
1
1,8620
0
1,8620
1
1,8620
0
1,8620
1
1,8620
0
1,8620
1
Bas
Sortie horloge PLL Audio
(MHz)
Trois états
256 x 16,0kHz
256 x 22,05Hz
256 x 24,99kHz
256 x 32,00kHz
256 x 44,10kHz
256 x 48,00kHz
Bas
111

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