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L'interface commune A (CI A) est toujours installée, l'interface commune B (CI B) est un équipement optionnel. Si CI B n'est pas
requise, elle peut être contournée par un réseau de résistances (R413 - R418, R421, R423 - R425) monté sur la carte pour
acheminer le train de transport directement au CI démux.
Chaque puce contient les fonctions de circuit suivantes :
•
Interface entre le bus UC et l'interface type 'PCMCIA' sur le module
•
Contrôle d'acheminement du train de transport
•
Contrôle du CI commutateur d'alimentation du module IC (IC401, IC403)
•
Contrôle interne de l'empilage de registres
En outre, la puce CI A comprend :
•
Provision pour une seconde entrée de train de transport et contrôle d'acheminement
•
Décodage d'adresse pour produire des activations pour d'autres composants
•
Contrôle du PLL audio
INITIALISATION
A la mise sous tension, les composants FPGA (Circuits prédiffusés programmables par l'utilisateur) doivent être configurés. Un bloc
de code est transmis aux composants par l'horloge de l'UC en utilisant le port SC1 de l'UC (voir section plus loin), via les lignes de
colloque et un registre de 'configuration' pour confirmer la programmation correcte des composants. Le code transféré peut être le
même pour les cartes portant un ou deux composants, si le second FPGA n'est pas installé, le code supplémentaire est ignoré par
le premier composant.
Bien que les FPGA soient des composants programmés, une fois programmés ils se comportent essentiellement comme du
'matériel' et seront donc appelés 'CI de contrôleur IC'.
STRUCTURE DU REGISTRE DE CONTRÔLE INTERNE
Ces deux composants sont connectés à l'UC via un bus de données 16 bits et un bus d'adresse 24 bits avec les lignes de
commande et de colloque associées.
Le train de transport est acheminé dans les puces CI A et CI B selon un format de chaîne et alimenté à la section démux sur le CI
UC/démux.
Chaque CI contrôleur IC a quatre registres internes pour permettre à l'UC de lire/configurer l'état de l'interface commune. Ces
registres sont les suivants :
Registre
L/E
7
Etat
L
0
Contrôle 0
L/E
X
Contrôle 1
L/E
X
Configuration L
X
6
5
4
0
0
IRQ
L/ache
X
TsAB
X
S/cyc
E/S
X
X
X
Bit
3
2
1
VS2
VS1
CD2
En1
En0
Vcc3
Reg
I/face
Int
X
1
1
112
0
CD1
Vcc5
RàZ
0
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