Description Du Circuit - Hitachi CL32W30TAN Wartungshandbuch

DESCRIPTION DU CIRCUIT

Une puce conçue par Texas Instruments a été incorporée pour cette fonction. Elle est constituée d'une couche de liaison (IC600)
qui fait essentiellement partie de la conversion de protocole de données entre le contrôleur et la source de données (l'UC MPEG),
et une couche physique (IC601) qui communique avec le monde extérieur par CN601, CN602 pour fournir une liaison de données
série bidirectionnelle à haute vitesse.
Une option d'isolation CC est fournie par l'interface capacitive entre ces CI.
Cette interface n'est pas installée sur les cartes pour le moment.
CAPACITÉ DE TEST JTAG
La puce de couche de liaison a une capacité de test JTAG. Elle peut être configurée dans un système de test à 'une boucle' ou à
'deux boucles' avec d'autres puces sur la carte. De plus amples informations sont fournies à la section 'Test JTAG' suivante.
TEST JTAG
Un port a été prévue sur la carte pour permettre le test JTAG complet de certains composants. A savoir :
•
UC /Démux
•
Puces A et B d'interface commune
•
Contrôleur de DRAM externe (pas utilisé actuellement)
•
Contrôleur de couche de liaison IEEE1394 (pas utilisé actuellement)
Il y a cinq lignes associées aux communications JTAG. A savoir :
•
TDIdonnées entrant dans la puce
•
TDOdonnées sortant de la puce (trajectoire retour)
•
TMSSélection mode test
•
TCKligne horloge passant la chaîne de données dans les composants
•
TRSTremise à zéro du mode test, pas utilisée par tous les composants.
Les quatre premières sont utilisées par toutes les puces, et la remise à zéro par l'UC/démux et IEEE1394 seulement.
Il est possible d'utiliser les méthodes de test JTAG pour la plus grande partie de la carte MPEG terminée. JTAG, aussi appelé test
d'analyse de limites, est une méthode qui consiste à charger des trains de bits de test dans les puces en mode série en utilisant une
horloge mode test synchronisée aux données par l'intermédiaire d'un port spécial, de manière à forcer les broches E/S dans des
états connus et de lire les effets. Pour cela, un mode test doit être sélectionné sur la puce.
L'accès et la fonctionnalité de la DRAM et de la mémoire flash associées à l'UC peuvent être testés en employant cette méthode, et
le code peut être téléchargé dans les puces de mémoire flash. Cette opération est rendue plus efficace par l'emploi de la ligne
R/NW de l'UC pour réduire le nombre de cycles requis pour exécuter la lecture/écriture sur les composants.
Le bus série est structuré en 2 parties, une pour l'UC/démux seulement, et la seconde pour tous les autres composants. Ceci
permet un téléchargement de la puce flash par la liaison JTAG plus efficace étant donné que la chaîne est plus courte. Des options
de liaison à résistances zéro ohm sont prévues pour connecter les 2 boucles ensemble à toutes les puces en série si le chargement
du code JTAG dans la puce flash n'est pas requis.
Le code test JTAG devra être modifié si certaines puces doivent être omises des boucles.
Les noms de réseau utilisés sur le schéma ci-joint sont ceux que nous avons utilisé sur les schémas de principe, et le connecteur
de programmation est à 14 voies, et est doté de 3 masses. Des résistances de charge de 10k ont été omises du schéma sur les
lignes suivantes :
R271 TDI_CPU
R272 TMS_CPU
R273 TRST_CPU
R274 TDI_CI_DRAMC_LLC
R276 TMS_CI_DRAMC_LLC
avec un réseau de terminaison d'horloge installé, constitué de 68R et 100pF en série avec la masse sur les lignes suivantes :
R274/C261 TCK_CPU
R277/C262 TCK_CI_DRAMC_LLC
Cette fonction est connectée de manière à pouvoir être configurée en boucle simple séquentiellement à travers tous les
composants, avec les liaison R263, R264 et R265 installées, ou en deux boucles, couvrant l'UC/démux seulement dans une boucle
et les autres CI dans l'autre. Les résistances R412, R633 et R700 sont installées seulement si la puce associée est omise.
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