Hitachi CL32W30TAN Wartungshandbuch Seite 128

Point de test Nom Réseau
TP384 A9_B
TP385 IORD#_B
TP386 A11_B
TP387 VS1#_B
TP389 OE#_B
TP390 CE2#_B
TP391 A10_B
TP392 MDO7_B
TP393 CE1#_B
TP394 MDO6_B
TP395 D7_B
TP396 MDO5_B
TP397 D8_B
TP398 MDO4_B
TP399 D5_B
TP402 MDO3_B
TP461 /CI_RESET_B
TP462 /CONFIG_CI
TP464 VCC5_EN_B
TP465 VCC3_EN_B
TP467 EN1_B
TP400 1_FLAG_B
TP468 INIT_DONE_B
TP367 RDNBSY_B
TP366 CLKUSR_B
TP469 NCS_B
TP470 CS_B
TP471 NWS_B
TP472 NRS_B
TP473 DEV_OE_B
TP474 DCLK_CI
TP475 DEV_CLRN_B
TP377 BCLKOUT
TP379 DVALIDOUT
FSTARTOUT/NOT_EPRO
TP378
M
TP403 TS_A_B_0
TP404 TS_A_B_1
TP405 TS_A_B_2
TP406 TS_A_B_3
TP407 TS_A_B_4
TP408 TS_A_B_5
TP409 TS_A_B_6
TP410 TS_A_B_7
TP411 TS_A_B_MCLK
TP422 TS_A_B_MVAL
TP423 TS_A_B_MSTRT
TP480 TS2_IN_MSTRT
TP481 TS2_IN_MVAL
TP482 TS2_IN_MCLK
TP483 TS2_IN_7
TP484 TS2_IN_6
TP485 TS2_IN_5
TP486 TS2_IN_4
TP487 TS2_IN_3
TP488 TS2_IN_2
TP489 TS2_IN_1
TP490 TS2_IN_0
TP412 CPU_D0
TP413 CPU_D1
TP414 CPU_D2
TP415 CPU_D3
TP416 CPU_D4
TP417 CPU_D5
TP418 CPU_D6
TP419 CPU_D7
Fonction
CI 2 Bus adresse bit 9
CI 2 activation lecture module
CI 2 Bus adresse bit 11
CI 2 Détection tension module broche 1
CI 2 activation sortie module mémoire
CI 2 activation module 2
CI 2 Bus adresse bit 10
CI 2 Sortie données train de transport bit 7
CI 2 activation module 1
CI 2 Sortie données train de transport bit 6
CI 2 Bus données bit 7
CI 2 Sortie données train de transport bit 5
CI 2 Bus données bit 8
CI 2 Sortie données train de transport bit 4
CI 2 Bus données bit 5
CI 2 Sortie données train de transport bit 3
CI 2 Remise à zéro puce d'interface
CI Entrée de contrôle de configuration
CI 2 Activation VCC à 5V
CI 2 Activation VCC à 3V3
CI 2 Activation VPP 1
CI 2 Indication d'erreur IC403
CI initialisation terminée
CI 2 Ligne configuration prête
CI 2 Horloge d'initialisation optionnelle
CI 2 Sélection circuit active bas
CI 2 Sélection circuit active haut
CI 2 Echantillon d'écriture
CI 2 Echantillon de lecture
CI 2 Activation O/P à trois états
CI Horloge données de configuration
CI 2 Activation effacement registre
Horloge paquet de train de transport de FE à CI 1
Paquet de train de transport valide de FE à CI 1
Début de paquet de train de transport de FE à CI 1
Données train de transport CI 1 à CI 2 bit 0
Données train de transport CI 1 à CI 2 bit 1
Données train de transport CI 1 à CI 2 bit 2
Données train de transport CI 1 à CI 2 bit 3
Données train de transport CI 1 à CI 2 bit 4
Données train de transport CI 1 à CI 2 bit 5
Données train de transport CI 1 à CI 2 bit 6
Données train de transport CI 1 à CI 2 bit 7
Horloge paquet train de transport CI 1 à CI 2
Paquet train de transport valide CI 1 à CI 2
Début paquet train de transport CI 1 à CI 2
Début de paquet de train de transport IEEE1394 à CI 1
Paquet de train de transport valide IEEE1394 à CI 1
Horloge paquet de train de transport IEEE1394 à CI 1
Données train de transport IEEE1394 à CI 1 bit 7
Données train de transport IEEE1394 à CI 1 bit 6
Données train de transport IEEE1394 à CI 1 bit 5
Données train de transport IEEE1394 à CI 1 bit 4
Données train de transport IEEE1394 à CI 1 bit 3
Données train de transport IEEE1394 à CI 1 bit 2
Données train de transport IEEE1394 à CI 1 bit 1
Données train de transport IEEE1394 à CI 1 bit 0
Bus principal de données UC bit 0
Bus principal de données UC bit 1
Bus principal de données UC bit 2
Bus principal de données UC bit 3
Bus principal de données UC bit 4
Bus principal de données UC bit 5
Bus principal de données UC bit 6
Bus principal de données UC bit 7
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