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Pro I: Digital-IO- und Zählermodule
Pro-OPT-16 Rev. A, Rev. B
86
5.6.3 Pro-OPT-16 Rev. A, Rev. B
Das Eingangsmodul
Pro-OPT-16 Rev. A, Rev. B
isolierten digitalen Eingängen bereit. Die Eingangs-Spannungsbereiche sind
für jeden Eingang separat über Jumper einstellbar (5V, 12V, 24V). Die Vorein-
stellung ist 24V. Die Schaltzeit von nur 200ns erlaubt das Einlesen von schnel-
len digitalen Signalen.
Jeder Kanal ist vom Systemstromkreis und von den anderen Eingängen
optisch isoliert, wie auch der Event-Eingang.
+
510
0
-
+
510
15
-
+
510
EVENT
-
Abb. 156 –
Pro-OPT-16 Rev. A, Rev.
Dig. Eingang, Bit 0 (-)
Dig. Eingang, Bit 1 (-)
Dig. Eingang, Bit 2 (-)
Dig. Eingang, Bit 3 (-)
Dig. Eingang, Bit 4 (-)
Dig. Eingang, Bit 5 (-)
Dig. Eingang, Bit 6 (-)
Dig. Eingang, Bit 7 (-)
Dig. Eingang, Bit 8 (-)
Dig. Eingang, Bit 9 (-)
Dig. Eingang, Bit 10 (-)
Dig. Eingang, Bit 11 (-)
Dig. Eingang, Bit 12 (-)
Dig. Eingang, Bit 13 (-)
Dig. Eingang, Bit 14 (-)
Dig. Eingang, Bit 15 (-)
EVENT-Eingang (+)
Abb. 157 –
HCPL-2631
HCPL-2631
00
01
02
03
HCPL-2631
HCPL-2631
08
09
10
11
5V
12V
24V
EVENT
5V
12V
24V
1k
1k51
Data
Register
5V
12V
24V
1k
1k51
5V
12V
24V
1k
1k51
Dig. Eingang, Bit 0 (+)
19
37
Dig. Eingang, Bit 1 (+)
18
36
Dig. Eingang, Bit 2 (+)
17
35
Dig. Eingang, Bit 3 (+)
16
34
Dig. Eingang, Bit 4 (+)
15
33
Dig. Eingang, Bit 5 (+)
14
32
Dig. Eingang, Bit 6 (+)
13
31
Dig. Eingang, Bit 7 (+)
12
30
Dig. Eingang, Bit 8 (+)
11
29
Dig. Eingang, Bit 9 (+)
10
28
Dig. Eingang, Bit 10 (+)
9
27
Dig. Eingang, Bit 11 (+)
8
26
Dig. Eingang, Bit 12 (+)
7
25
Dig. Eingang, Bit 13 (+)
6
24
Dig. Eingang, Bit 14 (+)
5
23
Dig. Eingang, Bit 15 (+)
4
22
DGND
3
DGND
21
reserviert
2
20
EVENT-Eingang (-)
1
Pro-OPT-16 Rev. A, Rev.
Rev. A
74LS19
HCPL-2631
HCPL-2631
74LS19
FPGA
04
05
06
07
74LS19
HCPL-2631
HCPL-2631
12
13
14
15
FPGA
ON
1 2 3 4 5 6 7 8
A0 A1 A2 A3 A4 A5 A6 A7
ADwin-Pro Hardware, Handbuch April 2015
ADwin
stellt 16 Kanäle mit optisch
Data
B: Blockschaltbild
B: Pinbelegung
OPT16
OPTOCOUPLE
19OPT01
INPUT
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