Dlb - Siemens SINAMICS Funktionshandbuch

Logic

4.12 DLB

4.12 DLB
Verzögerungsglied (Typ REAL)
Symbol
Kurzbeschreibung
Baustein des Typs REAL zur Ausgabe einer Eingangsgröße, die um eine angebbare Anzahl
von Abtastzeiten verzögert wird.
Arbeitsweise
Wenn der Betriebszustand QTS = 1 ist, enthält der Baustein einen Verzögerungsspeicher der
Größe TBL. Die am Eingang X angegebene Eingangsgröße wird nach einer Verzögerung als
Ausgangsgröße Y ausgegeben. Die Verzögerung wird durch das ganzzahlige Vielfache ADR
der Abtastzeit (Zeitscheibe, in der der Baustein berechnet wird) festgelegt. Bei Betriebszustand
QTS = 0 ist der Verzögerungsspeicher nicht aktiviert. In diesem Fall wird die am Eingang X
angegebene Eingangsgröße sofort als Ausgangsgröße Y ausgegeben.
Initialisierung
Bei der Initialisierung wird der Speicher für den Verzögerungsspeicher zur Aufnahme von TBL
Eingangsgrößen angefordert. Es kann maximal ein Verzögerungsspeicher von 1000 angelegt
werden. Ist TBL < 0, wird TBL auf 0 begrenzt. QTS = 1 zeigt an, dass der in TBL angeforderte
Verzögerungsspeicher zur Verfügung steht. Ist QTS = 0, konnte das System wegen eines
Ressourcenmangels den Speicher nicht zur Verfügung stellen oder es wurde für TBL ein Wert
> 1000 vorgegeben. In diesem Fall wird im zyklischen Betrieb der Ausgang Y dem Eingang X
nachgeführt.
Bausteinanschlüsse
Bausteinanschluss
TBL
X
ADR
Y
QTS
94
DLB
Beschreibung
Anzahl speicherbarer Werte
Eingangsgröße
Taktanzahl der Verzögerung
Ausgangsgröße
Betriebszustand
Vorbelegung Wertebereich
100 0...1000
0.0 REAL
0 0...1000
0.0 INT
0 0/1
Beschreibung der DCC-Standardbausteine
Funktionshandbuch, 07/2016, 6SL3097-4AQ00-0AP4
Attribute