Inhaltsverzeichnis
Werbung
6
External Memory Interface (EMIF)
Um auf externen Speicherbereich zugreifen zu können, ist im ERTEC 200 ein Externes Memory InterFace realisiert. Das
Interface beinhaltet je einen SDRAM-Memory-Controller und einen SRAM-Memory-Controller für asynchrone Speicher
und Peripherie. Beide Interfaces sind getrennt als aktive Interfaces parametrierbar. Das heißt, dass am Ende eines
Zugriffs der Datenbus aktiv auf High getrieben wird. Die internen Pullups halten den Datenbus aktiv auf high. Externe
Pullups sind nicht notwendig. Beim Schreiben erfolgt dies nach dem Ende der Strobe-Phase. Beim Lesen erfolgt das
nach Ablauf einer bestimmten Zeit nach Ende der Strobe-Phase um nicht gegen den externen gelesenen Baustein zu
treiben. Beim SDRAM-Controller ist diese Zeit ein AHB-Bus-Takt lang. Beim asynchronen Controller entspricht dies den
Ablauf der Hold-Phase was der steigenden Flanke von RD_N bis zur steigenden Flanke des Chip-Select-Signals
entspricht. Defaultmäßig ist das aktive Interface eingeschaltet.
Folgende Signalpins stehen für das EMIF am ERTEC 200 zur Verfügung:
Datenbus
•
Adressbus
•
Memory-CS
•
Byte-Enable
•
RD/WR Async.
•
Ready
•
DIR
•
SDRAM
•
Der SDRAM-Controller besitzt folgende Merkmale:
16-Bit oder 32-Bit Datenbusbreite parametrierbar
PC100 SDRAM-kompatibel (50MHz Taktfrequenz)
1 Bank mit max. 128 MByte SDRAM oder
2 Bänke a 64 MByte SDRAM oder
4 Bänke a 32 MByte SDRAM bei 32-Bit Datenbusbreite
Unterstützt verschiedene SDRAMs mit folgenden Eigenschaften:
CAS-Latency 2 oder 3 Takte
o
1/2/4 interne Bänke adressierbar (A1 : 0)
o
8/9/10/11 Bits Column-Adresse
o
max. 13 Row-Adressen
o
Es werden SDRAMs mit max. 4 Bänken unterstützt. Der SDRAM-Controller kann alle 4 Bänke gleichzeitig offen halten.
Diese 4 Bänke entsprechen adressmäßig einem Viertel des SDRAM-Adressbereiches auf dem AHB-Bus. Solange die
abwechselnden Zugriffe in der jeweiligen Page liegen kann kein Page-Miss auftreten. Der Refreshcounter ist immer in
Betrieb. Er kann auch nicht ausgeschaltet werden, wenn kein SDRAM verwendet wird.
Der Asynchrone-Memory-Controller besitzt folgende Merkmale:
8-Bit, 16-Bit oder 32-Bit Datenbusbreite parametrierbar
4 Chip-Selects
max. 16 MByte pro Chip-Select adressierbar
Für jedes Chip-Select kann ein unterschiedliches Timing parametriert werden
Für jedes Chip-Select kann das Ready-Signal unterschiedlich parametriert werden (synchron/asynchron)
Chip-Select CS_PER0_N kann für BOOT von externen Speicher verwendet werden
Datenbusbreite des externen Speicher für BOOT wird über die Eingangspins BOOT[3:0] selektiert
Defaulteinstellung „langsames Timing" für BOOT-Vorgang.
Quittungsverzugüberwachung parametrierbar
Unterstützt folgende asynchrone Bausteine
SRAM
o
Flash-PROM
o
externe Peripherie-Bausteine
o
Beim Einstellen des asynchronen Timing muss darauf geachtet werden, dass die Zugriffslänge (mit Ready-Control) die
Zeitspanne von 2 SDRAM-Refreshes nicht überschreitet, da sonst Refreshes verloren gehen können. Es ist zu
beachten, dass ein 32 Bit Zugriff auf 8-Bit breite Bausteine 4 Zugriffe benötigt. Während dieser Zeit ist kein SDRAM-
Refresh möglich.
Copyright © Siemens AG 2010. All rights reserved.
Änderungen vorbehalten
32 Bit
D[31 : 0]
A[23 : 0]
24 Bit
4
CS_PER0_N - CS_PER3_N
4
BE0_DQM0_N – BE3_DQM3_N
2
RD_N /WR_N
1
RDY_PER_N
2
DTR_N/OE_DRIVER_N
5
CLK_SDRAM/CS_SDRAM_N /RAS_SDRAM_N /CAS_SDRAM_N /WE_SDRAM_N
(A13, 11:2)
(A14 : 2)
69
ERTEC 200 Handbuch
Version 1.1.2
Werbung
Inhaltsverzeichnis
