Inhaltsverzeichnis
Werbung
4.4
F - Timer Funktion
Neben den Systemtimern ist im ERTEC 200 noch ein F-Timer integriert. Dieser Timer arbeitet unabhängig vom
Systemtakt und kann z.B. für fehlersichere Anwendungen genutzt werden. Der F-Timer wird über die alternative Funktion
„F_CLK" am externen Eingang „BYP_CLK" getriggert. Die externe Triggerung ist nicht möglich, wenn der ARM946E-S
mit reservierten Testmode (Config[4:3] = 11) betrieben wird.
Folgende Signalpins stehen jeweils für den F-Timer am ERTEC 200 zur Verfügung:
Externe Counterleitung
•
Funktionsbeschreibung:
UU
Über den Eingangspin BYP_CLK (alternative Funktion F_CLK) wird das asynchrone Eingangssignal der externen
unabhängigen Zeitbasis auf eine Synchronisationsstufe aufgeschaltet. Um das Auftreten von metastabilen Zuständen
am Zählereingang auszuschließen, ist die Synchronisationsstufe mit 3 Flip-Flop-Stufen realisiert. In einer
nachgeschalteten Flankenerkennung werden die Zählimpulse generiert. Alle Flip-Flops laufen mit dem APB-Takt von 50
MHz.
Mit einem asynchronen Bausteinreset oder durch Beschreiben des F-Counter-Registers "FCOUNT_RES" mit dem Wert
0x XXXX 55AA (X bedeutet „don't care") setzt das F_COUNTER_VAL – Register zurück. Der nächste Zählimpuls setzt
den Zähler auf 0xFFFF FFFF und mit jedem weiteren Zählimpuls wird der Zählerstand dekrementiert. Das Register
FCOUNT_RES wird mit dem nächsten Takt wieder gelöscht.
Durch einen 32-Bit Lesezugriff kann der Zählwert ausgelesen werden. Ein 8- oder 16-Bit Lesezugriff ist zwar möglich
jedoch nicht sinnvoll, da es zur Inkonsistenz der gelesenen Zählwerte führen kann.
Hinweis zur Eingangsfrequenz:
UU
Die max. Eingangsfrequenz für den F-CLK beträgt ¼ des APB-Clocks. Bei Quarzausfall am ERTEC 200 stellt sich an der
PLL eine minimale Ausgangsfrequenz zwischen 40 –90 MHz ein. Daraus ergibt sich eine minimale APB-CLK Frequenz
von PLLOUT
40MHz / 6 = 6,6666 MHZ. Um Fehlfunktion in der Flankenauswertung auszuschließen darf der F-CLK
min
maximal APB-CLKmin 6,66MHz/4 = 1,6666 MHz betragen.
Im folgenden Bild sind die Funktionsblöcke des F-Counter dargestellt.
CONFIG(4:3)
CLK_APB
BYP_CLK
Sync Stage:
3 stages +
DIRECT_IN
edge detect+
enable
F_CLK
Abbildung 5: Blockschaltbild des F-Counter
Copyright © Siemens AG 2010. All rights reserved.
Änderungen vorbehalten
1
F_CLK
CLK_APB
32-Bit Down-Counter
F-COUNTER-EN
EN
Read: F-Counter-Val
APB-Bus
42
Reset
FCOUNT_RES
F-Counter-Val(31:0)
Write: F-Counter-Res
Data = 0xXXXX 55AAh
ERTEC 200 Handbuch
Version 1.1.2
Werbung
Inhaltsverzeichnis
