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5.3
Adressraum- und Quittungsverzug- Überwachung
Zur Erkennung von Fehladressierungen, unerlaubten Zugriffen und Quittungsverzug sind im ERTEC 200
Überwachungsmechanismen eingebaut. Folgende Peripherien werden überwacht:
AHB-Bus
•
APB-Bus
•
EMIF
•
5.3.1
AHB-Bus Überwachung
Jedem der 4 AHB-Master (ARM946, IRT, DMA, LBU) ist eine eigene Adressraumüberwachung zugeordnet. Spricht ein
AHB-Master einen nicht genutzten Adressraum an, dann wird der Zugriff mit Error-Response quittiert und ein FIQ2-
Interrupt am ARM946-Interrupt-Controller ausgelöst. Die fehlerhafte Zugriffsadresse wird im System-Control-Register
QVZ_AHB_ADR und die zugehörige Zugriffsart (Read, Write, HTRANS, HSIZE) im System-Control-Register
QVZ_AHB_CTRL abgespeichert. Der Master, der den Zugriffsfehler verursachte, wird im System-Control-Register
QVZ_AHB_M abgelegt.
Bei einer Zugriffsverletzung durch LBU als AHB-Master wird zusätzlich ein Interrupt-Request im IRT-Switch aktiviert und
abgespeichert. Der LBU-Interrupt LBU_IRQ0_N wird am LBU-Bus ausgegeben.
Verursachen mehrere AHB-Master gleichzeitig (AHB taktgenau) eine Zugriffsverletzung so wird nur die Verletzung des
höchstprioren AHB-Master (siehe Kapitel 3.1.1
Die Diagnoseregister QVZ_AHB_ADR, QVZ_AHB_CTRL und QVZ_AHB_M bleiben für nachfolgende
Zugriffsverletzungen solange gesperrt, bis das Register QVZ_AHB_CTRL gelesen worden ist.
5.3.2
APB-Bus Überwachung
Am APB-Bus wird der APB-Adressraum überwacht. Im Falle einer Fehladressierung im APB-Adressraum wird der Zugriff
auf APB- und AHB-Seite mit „OKAY"-Response abgeschlossen, da der APB-Bus keine Signalisierung der Response-Art
kennt. Es wird ein FIQ1-Interrupt am ARM946-Interrupt-Controller ausgelöst. Die fehlerhafte Zugriffsadresse wird im
System-Control-Register QVZ_APB_ADR angelegt. Das System-Control-Register QVZ_APB_ADR ist für nachfolgende
Adressverletzungen solange gesperrt, bis es gelesen worden ist.
5.3.3
EMIF Überwachung
Beim EMIF erfolgt die Überwachung des externen Ready-Signals RDY_PER_N. Um die Überwachung zu aktivieren ist
in den EMIF-Konfigurationsregistern Async_Bank_0_Config - Async_Bank_3_Config der „Extended_Wait_Mode"
einzuschalten. Wird einer der 4 Memorybereiche, die über die Chip-Select-Ausgänge CS_PER0_N - CS_PER3_N
selektiert werden, angesprochen, so wartet der Memory-Controller des ERTEC 200 auf das Eingangssignal
RDY_PER_N. Die Überwachungsdauer wird im EMIF-Register ASYNC_WAIT_CYCLE_CONFIG eingestellt und ist
aktiv, wenn im EMIF-Rgeister EXTENDED_CONFIG die Quittungsverzugüberwachung (Bit7) gesetzt ist. Der eingestellte
Wert (max. 255) x 16 AHB-Takte ergibt dann die Überwachungszeit, die der Memory-Controller auf das Ready-Signal
wartet. Nach Ablauf der Zeit wird ein Ready für den Memory-Controller erzeugt und ein FIQ3-Interrupt für den ARM946-
Interrupt-Controller generiert. Zusätzlich wird die Adresse des fehlerhaften Zugriffs im System-Control-Register
QVZ_EMIF_ADR abgespeichert. Das System-Control-Register QVZ_EMIF_ADR ist für nachfolgende
Adressverletzungen solange gesperrt, bis es gelesen worden ist.
Der gesetzte FIQ3-Interrupt wird dann weggenommen, wenn die Quittungsverzugüberwachung zurückgesetzt wird.
5.4
Konfigurationsmöglichkeiten am ERTEC 200
Zur Einstellung von verschiedenen Betriebsarten sind EMIF-Pins vorhanden, die während aktiven PowerOn-Reset
RESET_N in ein SYSTEM-CONTROL-Register SER_Conf_REG abgespeichert werden. Die Pins stehen im
Normalbetrieb als EMIF-Pins zur Verfügung.
CONFIG[1]
CONFIG[2]
CONFIG[4,3]
CONFIG[6,5]
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Änderungen vorbehalten
) in den Registern angezeigt.
HH
Ausgang REF_CLK freigeben/sperren
LBU-Funktion freigeben/sperren
ARM946E-S Taktfrequenz 50/100/150 MHZ auswählen
Wenn LBU gesperrt: PHY-Debug, GPIO[44:32], ETM9 an LBU-Port auswählen
67
ERTEC 200 Handbuch
Version 1.1.2
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