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Siemens ERTEC 200 Handbuch
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Siemens ERTEC 200 Handbuch

Siemens ERTEC 200 Handbuch

Enhanced real-time ethernet controller
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ERTEC 200
Enhanced Real-Time Ethernet Controller
Handbuch
1
Copyright © Siemens AG 2010. All rights reserved.
ERTEC 200 Handbuch
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Version 1.1.2

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Verwandte Anleitungen für Siemens ERTEC 200

Inhaltszusammenfassung für Siemens ERTEC 200

  • Seite 1 ERTEC 200 Enhanced Real-Time Ethernet Controller Handbuch Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 2 Schadenersatz. Alle Rechte vorbehalten, insbesondere für den Fall der Patenterteilung oder GM- Eintragung. Alle Produkt- und Systemnamen sind Marken ihres jeweiligen Eigentümers und als solche zu behandeln. Technische Änderungen vorbehalten. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 3 Dieses Handbuch ist für Hardwareentwickler gedacht, die den ERTEC 200 für neue Produkte einsetzen wollen. Erfahrung auf dem Gebiet Prozessoren, Designen von „Embedded Systemen“ und Ethernetkenntnisse sind dazu notwendig. Es beschreibt ausführlich alle Funktionsgruppen des ERTEC 200 und gibt Hinweise, die beim Entwickeln der eigenen PROFINET IO Device-Hardware zu beachten sind.

  • Seite 4: Technischer Ansprechpartner Für Usa

    Bei Fragen zur Nutzung des beschriebenen Bausteines, die Sie nicht in der Dokumentation beantwortet finden, wenden Sie sich bitte an Ihre Siemens Ansprechpartner in den für Sie zuständigen Vertretungen oder Geschäftsstellen. Fragen, Anmerkungen und Verbesserungen zum vorliegenden Handbuch bitte schriftlich an die oben angegebene E- Mail-Adresse der Hotline schicken.

  • Seite 5: Inhaltsverzeichnis

    Adressbelegung Timer-Register ......................39 4.3.4 Timer-Register Beschreibung ........................39 4.4 F - Timer Funktion............................42 4.4.1 Adressbelegung F-Timer-Register......................43 4.4.2 F-Timer-Register Beschreibung......................43 4.5 Watchdog-Timer ............................44 4.5.1 Watchdog-Timer 0 ..........................44 Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 6 7.1 Page-Range-Einstellung ..........................75 7.2 Page-Offset-Einstellung ..........................75 7.3 LBU-Adressmapping............................76 7.4 Page-Control-Einstellung ..........................77 7.5 Host-Zugriffe auf den ERTEC 200 .........................77 7.5.1 LBU Read zum ERTEC200 mit separater Read-/Writeleitung (Ready low aktiv) ........78 7.5.2 LBU Write zum ERTEC200 mit separater Read-/Writeleitung (Ready low aktiv)........79 7.5.3...
  • Seite 7 Abbildung 1: ERTEC 200-Block-Diagramm......................... 9 Abbildung 2: ERTEC 200-Gehäusebeschreibung ......................10 Abbildung 3: Aufbau ARM946E-S Prozessorsystem......................20 Abbildung 4: GPIO Zelle am GPIO-Port [31:0] des ERTEC 200 ..................34 Abbildung 5: Blockschaltbild des F-Counter........................42 Abbildung 6: Watchdog-Timing ............................44 Abbildung 7: Blockschaltbild UART...........................

  • Seite 8: Ausgabestände

    Register MEM_SWAP Einleitung Der ERTEC 200 ist für die Realisierung von PROFINET Devices mit RT- und IRT-Funktionalität vorgesehen. Mit seinem integrierten ARM946-Prozessor, dem 2-Port-Ethernet-Switch mit integrierten PHYs und die Möglichkeit an ein Local- Bus-Interface ein externes Host-Prozessor-Systeme anzuschließen, bietet er alle Voraussetzungen für die Realisierung von PROFINET-Devices mit integrierter Switch-Funktionalität.

  • Seite 9: Aufbau Des Ertec 200

    Kanal 2-Port Switch Boot- (Port 1) (Port 2) MII-1 MII-0 (8 kByte) MC-PLL Signals (Port 1) (Port 2) PHY2 PHY1 ERTEC200 Abbildung 1: ERTEC 200-Block-Diagramm Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 10: Gehäuse Des Ertec 200

    Gehäuse des ERTEC 200 Der ERTEC 200 wird in einem FBGA-Gehäuse mit 304 Pins geliefert. Der Abstand zwischen den Pins beträgt 0,8 mm. Die Gehäusegröße ist 19mm x 19mm. Abbildung 2: ERTEC 200-Gehäusebeschreibung Verarbeitungshinweise zum Löten des ERTEC 200 sind in folgenden Dokumenten: /10/ Lötanweisung für bleihaltigen Baustein.

  • Seite 11: Signal-Funktions-Beschreibung

    Signal-Funktions-Beschreibung Pinbeschreibung ERTEC 200 Der Ethernet-Kommunikations-Baustein ERTEC 200 ist in einem 304–Pin FBGA–Gehäuse verfügbar. In diesem Abschnitt werden die Signalnamen des ERTEC 200 beschrieben. 1.5.1 GPIO 0-31 und alternative Funktionen Verschiedene Signale sind gemultiplext am selben Pin. Diese gemultiplexten Signale können bis zu vier unterschiedliche Funktionen beinhalten.

  • Seite 12: Jtag Und Debug

    Scan Clock (Scan Mode) 1.5.3 Trace-Port Signalname Pull- PIN- Bemerkung (Reset) Trace-Port/ Sonstiges TRACECLK B (O) ETM Trace Clock Reserviert I (I) Pin mit GND beschalten Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 13: Clock Und Reset

    O (O) SDRAM: Adress 7 Adress-Bit 10 O (O) SDRAM: Adress 8 Adress-Bit 11 O (O) SDRAM: Adress 9 Adress-Bit 12 O (O) SDRAM: Adress 10 Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 14 Daten-Bit 25 B (I) Daten-Bit 26 B (I) Daten-Bit 27 B (I) Daten-Bit 28 B (I) Daten-Bit 29 B (I) Daten-Bit 30 B (I) Daten-Bit 31 Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 15: Lbu, Mii-Interface Oder Etm-Trace-Interface

    LBU_A13 RX_ER_P2 PIPESTA0 AA11 LBU oder MII oder ETM (ETM : I) I/O/I/I LBU_A14 RX_DV_P2 AB11 LBU oder MII I/O/I/I LBU_A15 COL_P2 LBU oder MII Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 16 LBU oder MII (LBU : I) B/O/I/O LBU_D10 TX_EN_P2 AA20 LBU oder MII (LBU : I) B/O/I/O LBU_D11 TX_ERR_P2 AB21 LBU oder MII (LBU : I) Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 17: Ethernet Phy1 Und Phy2

    Port2 FX Differential SD Input VSSAPLLCB Analog Central GND Supply VDDACB Analog Central 3,3V Supply VDDAPLL Analog Central 1,5V Supply EXTRES Referenz Resistor 12,4 kOhm Analog Test Funktion Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 18: Stromversorgung

    M19, N19, N21, N22, P17, P18, diese Pins mit GND beschalten. P19, R18, T22, V22 Die Pins können aber auch unbeschaltet bleiben. Tabelle 1: ERTEC 200 Pinbelegung und Signalbeschreibung Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 19: Signalbeschreibung

    GPIO – Funktionen ausgewählt. Die Register sind im Kapitel 4.2.2 beschrieben. Die alternativen LBU/MII - Funktionen werden mit den Konfigurations-Pins CONFIG[6,5,2] im Anwenderdesign ausgewählt. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 20: Arm946E-S Prozessor

    ARM946E-S Prozessor Im ERTEC 200 ist der Prozessor ARM946E-S implementiert. Grundlage für die Beschreibung sind die Dokumente /1/ und /2/. Aufbau des ARM946E-S Eingesetzt wird ein ARM946E-S Prozessorsystem. In der nachfolgenden Abbildung ist die Struktur des Prozessors dargestellt. Das System beinhaltet neben dem Prozessorkern je einen Daten- und Instruction-Cache, eine Memory Protection Unit (MPU), System Control Coprozessor und ein Tightly Coupled Memory.

  • Seite 21: Beschreibung Des Arm946E-S

    Der Prozessor kann entweder mit 50MHz, 100MHz oder 150 MHz betrieben werden. Die Arbeitsfrequenz wird über die Konfigurations-Pins CONFIG[4] und CONFIG[3] während der Reset-Phase eingestellt. Die Kommunikation mit den Komponenten des ERTEC 200 erfolgt über den AHB-Bus mit einer Frequenz von 50 MHz. Cache-Struktur des ARM946E-S...

  • Seite 22: Memory Protection Unit (Mpu)

    Am ARM946E-S ist ein ETM9-Modul angeschlossen, das eine Debugunterstützung für Daten- und Instruction-Trace im ERTEC 200 zulässt. Das Modul enthält alle vom Prozessor für den Daten- und Instructiontrace notwendigen Signale. Bedient wird das ETM9-Modul über das JTAG-Interface. Die Traceinformationen werden über einen FIFO-Speicher an den Traceport nach außen gegeben.

  • Seite 23: Priorisierung Der Interrupts

    Sind mehrere ISR-Bits gesetzt, so löscht der Interrupt-Controller das ISR-Bit des zum Zeitpunkt des EOI-Befehl höchstprioren Interrupt-Requests. Der Interrupt-Zyklus gilt für den Interrupt-Controller für beendet, wenn alle gesetzten ISR-Bits durch die entsprechende Anzahl an EOI-Befehlen zurüchgesetzt wurden. Danach können Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten...

  • Seite 24: Irq-Interrupt-Quellen

    „Acknowledge-Funktion“ verknüpft. Dies ist vor allem für die Debugging-Funktionen nützlich um den Inhalt des Interrupt-Vector-Registers auszulesen ohne die Acknowledge-Funktion des Interrupt-Controllers zu starten. 2.9.7 IRQ-Interrupt-Quellen Dem IRQ-Interrupt-Controller stehen aus folgenden Funktionsgruppen des ERTEC 200 Interrupts zur Verfügung: IRQ-Interrupts Interrupt-Nr. Funktionsblock...

  • Seite 25: Irq-Interrupts Als Fiq-Interrupt-Quellen

    (1) Ein Zugriff auf nicht vorhandene Adressen wird von den einzelnen Funktionsgruppen des ERTEC 200 erkannt und löst einen Puls mit der Dauer Tp = 2/50MHz aus. Bei Auswertung dieses Interrupts ist der angeschlossene FIQ- Eingang als flangengetriggerter Eingang zu parametrieren.

  • Seite 26: 2.9.11 Icu-Register Beschreibung

    Deklaration eines IRQ-Eingangs als FIQ7 (Eingang FIQ7 am FIQ-Interruptcontroller) Bit-Nr Name Beschreibung 3 – 0 FIQ2SREG Nummer des auszuwählenden Eingangs (Binärcode) FIQ2SENABLE 0=FIQ-Deklaration ignorieren 1=FIQ-Deklaration berücksichtigen Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 27 Priorität des Fast Interrupt Requests am Eingang FIQ0 .. FIQ7 des FIQ-Interruptcontrollers Bit-Nr Name Beschreibung 2 – 0 FIQPR0 .. 7 Binärcode der Priorität 7 – 3 nicht genutzt Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 28 Default: 0x0000_0000 Beschreibung Trigger Select Register Auswahl der Interrupterkennung Bit.-Nr Name Beschreibung 15 – 0 TRIGREG Interrupteingang 0 – 15 0=Interrupterkennung per Flanke 1=Interrupterkennung per Pegel Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 29 Addr.: 0x5000_00AC Default: 0x0000_000F Beschreibung Priority Register Vorgabe der Priorität eines Interrupt Requests am zugehörigen Eingang Bit-Nr Name Beschreibung 3 – 0 PRIOREG Binärcode der Priorität Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 30: 2.10 Arm946E-S - Register

    Beim Lesen dieser Register ist der gelesene Wert undefiniert. Beim Schreiben auf diese Register kann es zu unvorhersehbaren Konfigurationsänderungen im ARM946 kommen. Eine genaue Beschreibung der ARM946-Register ist in den Dokumenten /1/ und /2/ nachzulesen. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten...

  • Seite 31: Bussystem Des Ertec 200

    Bussystem des ERTEC 200 Der ERTEC 200 besitzt intern zwei interne Busse. hochperformanten Kommunikationsbus (Multilayer AHB-Bus) Peripheriebus (APB-Bus) Folgende Funktionsblöcke sind direkt am Multi-Layer AHB-Bus angeschlossen: ARM946E-S (Master) IRT-Switch (Master/Slave) (Master) Interrupt-Controller (Slave) EMIF-Interface (Slave) DMA-Controller (Master/Slave) Über eine AHB/APB-Bridge können die Master auf die restliche Peripherie zugreifen, die am niederperformanten APB- Bus angeschlossen sind.

  • Seite 32: Peripherie Am Apb-Bus

    Speichermedium unterstützt. Für die unterschiedlichen Boot- und Download-Modes stehen verschiedene Routinen zur Verfügung. Um die Quelle und den Mode auszuwählen stehen am ERTEC 200 vier Eingänge BOOT[3:0] zur Verfügung. Während der aktiven Resetphase werden die Boot-Pins eingelesen und im Register BOOT_REG System-Control-Registerbereich abgespeichert.

  • Seite 33: Booten Von Externem Rom

    Das Booten über LBU-Interface muß aktiv von dem externen Host-Prozessor ausgeführt werden. Der LBU-Host kann dann den Anwender-Code in die Speicher des ERTEC 200 übertragen. Die ARM-Boot-Software für das Booten von LBU liest keine Baugruppenkennung aus. Die Baugruppen-Kennung muß in einem Speichermedium (z.B.

  • Seite 34: General Purpose Io (Gpio)

    General Purpose IO (GPIO) Es stehen maximal 45 General Purpose Inputs/Outputs im ERTEC 200 zur Verfügung. Diese sind aufgeteilt in zwei Gruppen: GPIO[31:0] 32 Bits am Peripherie-Bus APB • GPIO[44:32] 13 Bits als alternative Funktion am LBU-Interface • Die GPIO’s [31 : 0] können folgendermaßen genutzt werden Inputs •...

  • Seite 35: Adressbelegung Gpio-Register

    GPIO2_PORT_MODE Port GPIO[2]; GPIO3_PORT_MODE Port GPIO[3]; GPIO4_PORT_MODE Port GPIO[4]; 11:10 GPIO5_PORT_MODE Port GPIO[5]; 13:12 GPIO6_PORT_MODE Port GPIO[6]; 15:14 GPIO7_PORT_MODE Port GPIO[7]; 17:16 GPIO8_PORT_MODE Port GPIO[8]; Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 36 Default: 0x0000_0000 Beschreibung Outputregister für General Purpose IOs [44:32] Bit-Nr Name Beschreibung 31..13 Reserviert Reserviert 12..0 GPIO2_OUT[44:32] 0: GPIO-Outputx = 0, 1: GPIO-Outputx = 1 Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 37: Timer 0/1/2

    0: GPIO-Inputx = 0, 1: GPIO-Inputx = 1 Timer 0/1/2 Im ERTEC 200 sind drei voneinander unabhängige Timer integriert. Sie können zur internen Überwachung von diversen Softwareroutinen verwendet werden. Jeder Timer ist ein Interrupt zugeordnet, der am IRQ-Interrupt-Controller des ARM946 angeschlossen ist. Der Zugriff auf die 3 Timer erfolgt immer 32-Bit breit.

  • Seite 38: Timer 0/1 - Interrupts

    Run/xStop_T2=1 gestartet, dann zählt der Timer nur dann wenn die UART-RxD-Leitung auf Pegel „1“ liegt. Bei Pegel „0“ wird der Timerwert auf Null zurückgesetzt. Der weitere Ablauf des Timers und die Interrupt- Generierung ist identisch wie im One-Shot-Mode. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten...

  • Seite 39: Adressbelegung Timer-Register

    Run/xStop (Bit0) aktiv (1) ist. 31-6 Reserviert Keine Bedeutung (read=0) Achtung: Die mit *) gekennzeichneten Bits gelten nicht, wenn diese Timer kaskadiert sind! Siehe dann CTRL_STAT1 Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 40 : Der aktuelle Zählerwert der Vorteiler ist nicht lesbar. Für die Vorteiler existieren auch keine Statusbits, die den Zählerstand 0 anzeigen. Die Vorteiler laufen immer zyklisch (im Reload-Mode). Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten...
  • Seite 41 Default: 0x0000_0000 Beschreibung Timer Register 2. Werte der Timer Nr. 2. Bit-Nr Name Beschreibung 31:16 Reserviert Reserviert 15:0 Timer [15:0] Aktueller Wert des Timers 2 Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 42: F - Timer Funktion

    Inkonsistenz der gelesenen Zählwerte führen kann. Hinweis zur Eingangsfrequenz: Die max. Eingangsfrequenz für den F-CLK beträgt ¼ des APB-Clocks. Bei Quarzausfall am ERTEC 200 stellt sich an der PLL eine minimale Ausgangsfrequenz zwischen 40 –90 MHz ein. Daraus ergibt sich eine minimale APB-CLK Frequenz von PLLOUT 40MHz / 6 = 6,6666 MHZ.

  • Seite 43: Adressbelegung F-Timer-Register

    Register ein Datum 0xXXXX 55AAh eingetragen wird. Resets sind also durch 16-Bit- und 32-Bit- Zugriffe möglich. Bit-Nr Name Beschreibung 31:16 F-CNT-RES[31:16] Oberes Wort des F-Counter-Reset (don’t care) 15:0 F-CNT-RES[15:0] Unteres Wort des F-Counter-Reset Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 44: Watchdog-Timer 0

    Watchdog-Timer Im ERTEC 200 sind zwei Watchdog-Timer integriert. Die Watchdog-Timer sind für selbstständigen Überwachung von Prozessen vorgesehen. Der Arbeitstakt ist genauso wie der Prozessortakt von der PLL abgeleitet und beträgt 50 MHz. 4.5.1 Watchdog-Timer 0 Der Watchdog-Timer 0 ist ein 32-Bit breiter Abwärtszähler, dem der Ausgangs WDOUT0_N zugeordnet ist. Dieser Ausgang kann am Pin GPIO[15] als alternative Funktion verwendet werden (siehe GPIO- und Signalbeschreibung).

  • Seite 45: Watchdog-Register

    Watchdog-Zähler 0 freigeben/sperren: 0: Watchdog-Zähler 0 gesperrt 1: Watchdog-Zähler 0 freigegeben Anmerkung: Ist dieses Bit=0, ist der WDOUT0_N -Ausgang des ERTEC 200 aktiv (0), der Interrupt des Watchdogs (WDINT) ist „0“ und das Status-Bit des Zählers 0 (Bit 3) ist „0“.
  • Seite 46 Bit [31:0] des Watchdog-Zählers 0. WDOG1 Addr.: 0x4000_2118 Default: 0xFFFF_FFFF Beschreibung Watchdog-Wert 1. Wert des Watchdog-Zählers 1. Bit.-Nr Name Beschreibung 31-0 WDOG1[36:4] Bit [36:4] des Watchdog-Zählers 1. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 47: Uart-Schnittstelle

    UART-Schnittstelle Im ERTEC 200 ist ein UART implementiert. Die Eingänge und Ausgänge der UART’s stehen als alternative Funktion am GPIO-Port [12 : 8] zur Verfügung. Dazu müssen die IO’s auf die entsprechenden Ein- bzw. Ausgänge und die alternative Funktion parametriert werden (siehe Registerbeschreibung GPIO ).

  • Seite 48: Adressbelegung Uart-Register

    UARTCLK Der UART kann auch als BOOT-Medium verwendet werden, wenn z.B. Funktionen von einem externen PC in den ERTEC 200 geladen und ausgeführt werden sollen. Die Selektion des BOOT-Mediums erfolgt durch die Eingänge BOOT[3:0] während der aktiven Reset-Phase. Die Einstellung der UART-Signalpins und das Laden des Programm-Codes wird dann vom BOOT-Lader übernommen.

  • Seite 49: Uart-Register Beschreibung

    NOTE: Wenn neue Daten angezeigt werden, muss erst das UARTDR Daten-Register gefolgt vom UARTRSR Fehler- Register ausgelesen werden. Erst mit dem Lesen des Daten-Registers wird das Fehler Register aktualisiert. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten...
  • Seite 50 Bytes verändert werd, so muss nach der Änderung am Schluss UARTLCR_H beschrieben werden. Beispiel: UARTLCR_L und/oder UARTLCR_M schreiben, UARTLCR_H schreiben als Übernahme. Nur UARTLCR_H schreiben bedeutet Bits UARTLCR_H schreiben und übernehmen. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 51 FIFO ist freigegeben und Receive-FIFO-Buffer ist voll. TXFE Transmit FIFO Empty = 1 wenn FIFO ist gesperrt und Transmit Holding Register ist leer FIFO ist freigegeben und Transmit-FIFO-Buffer ist leer. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 52 NOTE: Der Low-Power-Devisor wird bestimmt nach folgender Formel: UARTCLK ILPDVSR = ---------------------- - 1 FIrLPBAUD16 ist nominal 1,8432 MHz IrLPBAUD16 Null als Devisor ist nicht gültig. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 53: Synchrones Interface Spi

    Synchrones Interface SPI Im ERTEC 200 ist ein SPI-Interface implementiert. Die Eingänge und Ausgänge des SPI-Interface stehen als alternative Funktion am GPIO-Port [23:16] zur Verfügung. Dazu müssen die IO’s auf die entsprechenden Ein- bzw. Ausgänge und die alternative Funktion parametriert werden (siehe Registerbeschreibung GPIO). Wenn das SPI Interface verwendet wird, stehen die Pins nicht mehr als normale GPIO’s zur Verfügung.

  • Seite 54: Adressbelegung Spi-Register

    Zusätzlich kann das SPI-Interface auch als BOOT-Medium verwendet werden, wenn z.B. Funktionen von einem seriellen EEPROM in den ERTEC 200 geladen und ausgeführt werden sollen. Die Selektion des BOOT-Medium erfolgt durch die Eingänge BOOT[3:0] während der aktiven Reset-Phase. (Siehe Beschreibung BOOT-ROM).

  • Seite 55: Spi-Register Beschreibung

    Master/Slave Mode Select (Dieses Bit kann nur gerändert werden wenn Bit4 SSE = 0 ist) 0 = Device ist Master (default) 1 = Device ist Slave Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 56 (Wert liegt zwischen 2 – 254. Formel siehe SSPCR0 – Register.) Beim Lesen des Wertes ist Bit 0 immer Null 15-5 ------------ Reserviert Read: Wert ist undefiniert Write: Sollte immer mit 0 beschrieben werden Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 57: System-Control-Register

    Write: Receive-Overrun-Interrupt wird gelöscht ohne Rücksicht darauf ob Daten gerade geschrieben werden. System-Control-Register Die System-Control-Register sind ERTEC 200 spezifische Control-Register, die von den einzelnen AHB-Mastern vom APB-Bus gelesen und beschrieben werden können. Aufstellung und Adressbelegung aller System-Control-Register und die genaue Beschreibung siehe folgende Kapiteln.

  • Seite 58: System-Control-Register Beschreibung

    0: Der IRTE-Switch-Controller wird beim Watchdog- / Soft-Reset nicht RES_IRTE zurückgesetzt. IRTE-Switch-Controller wird beim Watchdog- Soft-Reset zurückgesetzt. XRES_SOFT 1: Software Reset (nicht speichernd) WD_RES_FREI 1: Freigabe Watchdog Reset Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 59 1: Letzter Reset war PowerOn- oder Hardware – Reset SW_RESET 1: Letzter Reset war Software-Reset WD_RESET 1: Letzter Reset war Watchdog-Reset PLL_STAT_REG Addr.: 0x4000_2614 Default: 0x0007_0005 Beschreibung Statusregister für PLL des ERTEC 200 und InterruptControl für FIQ3. Bit-Nr Name Beschreibung 31..18 Reserviert Reserviert INT_MASK_LOSS: Interrupt-Maskierung für INT_LOSS_STATE...
  • Seite 60 Das MEM_SWAP Register darf nicht auf den Wert 0x3 eingestellt werden. Diese Einstellung wird nicht unterstützt. Um den I-Cache zu locken und eine Interrupt-Vektor-Tabelle bei Adresse 0x0 einzublenden ist die Einstellung "Cache Lockdown" im CP15 Register 9 des ARM946E-S zu verwenden. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten...
  • Seite 61 Schreibschutz-Register für das Register ARM9_CTRL. Bit-Nr Name Beschreibung 31:1 ---- Reserviert Write Enable für Register ARM9_CTRL WE_ARM9_CTRL 1: ARM9_CTRL ist beschreibbar. 0: ARM9_CTRL ist nur lesbar. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 62 Mit P1/2_PHYENABLE = 1 wird intern im PHY noch ein Reset-Verlängerung über 5,2msec angestoßen. In dieser Zeit TPTP PT PT wird die PLL und alle analogen- und digitalen Komponenten hochgefahren. Die Betriebsbereitschaft wird im PHY_Status- Register mit P1/2_PWRUPRST = 1 signalisiert. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 63: Allgemeine Hardware Funktionen

    CLKP_A 25MHz Tabelle 17: Übersicht Takte des ERTEC 200 Zur Generierung der internen Takte im ERTEC 200 ist eine PLL integriert. Die Taktversorgung der PLL erfolgt über folgende Eingangspins: 25 MHz Quarz an den Eingängen CLKP_A und CLKP_B oder 25 MHz Taktgenerator am Eingang CLKP_A Der Eingangstakt wird durch einen Teiler auf 12, 5 MHz heruntergeteilt und in die PLL eingespeist.

  • Seite 64: Taktversorgung Jtag

    PHYs erfolgt über den internen 25MHz Takt CLKP_A. Die PHYs generieren daraus die für die Ethernet-MACs notwendigen Taktsignale RX_CLK und TX_CLK. Statt der internen PHYs können auch externe PHYs am ERTEC 200 angeschlossen werden. In diesem Fall müssen die Anschlüsse des MII-Interfaces der MACs an der LBU-Schnittstelle zur Verfügung gestellt werden.

  • Seite 65: Resetlogik Des Ertec 200

    Die externe Hardware-Reset-Beschaltung wird am Pin RESET_N des ERTEC 200 angeschlossen. Durch Aktivieren des Hardware-Reset wird intern die gesamte Schaltung inklusive Taktsystem des ERTEC 200 zurückgesetzt und die BOOT- und CONFIG-Pins in den internen Registern gespeichert. Der Hardware-Reset muß mindestens 35µs stabil anliegen (siehe folgende Abbildung).

  • Seite 66: Hardware-Reset

    Ablauf des Timers der Watchdog-Reset aktiviert, wenn die Watchdog-Funktion mit dem Bit WD_RES_FREI aktiv ist. Der Watchdog-Reset wird im ERTEC 200 über eine parametrierbare Pulsverlängerung (PV) geführt. Der Watchdog-Reset setzt den kompletten Schaltungsteil des ERTEC 200 zurück.

  • Seite 67: Adressraum- Und Quittungsverzug- Überwachung

    EMIF-Konfigurationsregistern Async_Bank_0_Config - Async_Bank_3_Config der „Extended_Wait_Mode“ einzuschalten. Wird einer der 4 Memorybereiche, die über die Chip-Select-Ausgänge CS_PER0_N - CS_PER3_N selektiert werden, angesprochen, so wartet der Memory-Controller des ERTEC 200 auf das Eingangssignal RDY_PER_N. Die Überwachungsdauer wird im EMIF-Register ASYNC_WAIT_CYCLE_CONFIG eingestellt und ist aktiv, wenn im EMIF-Rgeister EXTENDED_CONFIG die Quittungsverzugüberwachung (Bit7) gesetzt ist.

  • Seite 68: Tabelle 18: Konfigurationen Für Ertec 200

    PHYs = on, ext. MII = off, ETM9 = on Reserviert ARM-Clock 50 MHz ARM-Clock 100 MHz ARM-Clock 150 MHz Reserviert Tabelle 18: Konfigurationen für ERTEC 200 Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 69: External Memory Interface (Emif)

    External Memory Interface (EMIF) Um auf externen Speicherbereich zugreifen zu können, ist im ERTEC 200 ein Externes Memory InterFace realisiert. Das Interface beinhaltet je einen SDRAM-Memory-Controller und einen SRAM-Memory-Controller für asynchrone Speicher und Peripherie. Beide Interfaces sind getrennt als aktive Interfaces parametrierbar. Das heißt, dass am Ende eines Zugriffs der Datenbus aktiv auf High getrieben wird.

  • Seite 70: Adressbelegung Emif-Register

    7..0 MAX_EXT_WAIT Dieser Wert x 16 entspricht der Anzahl der AHB-Takte, die der async. Controller auf RDY_PER_N wartet, bevor der Zugriff mit QVZ-IRQ abgeschlossen wird. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 71 Der Refreshcounter ist immer eingeschaltet, auch wenn kein SDRAM verwendet wird. In diesem Fall sollte „refresh_rate“ = 0x1FFF (maximaler Wert) gesetzt werden, um die Belastung so gering wie möglich zu halten. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten...
  • Seite 72 (r_hold + 1) AHB-Takte zwischen steigender Flanke des Lesesignals und Wechsel von Adresse und Chip Select 3..2 Reserviert Reserviert 1..0 ASIZE Async Bank Size 00: 8-Bit Datenbus 01: 16-Bit Datenbus 1x: 32-Bit Datenbus Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 73: Programmiervorschrift Für Emif-Register

    Extended Config[17:16] = 01 Burst Length = 2 Alle anderen Einstellungen führen zu Fehlfunktionen Das Kommando Mode Register Set wird durch Schreiben der Bits im Register SDRAM_Bank_Config[15:8] ausgelöst. (Register SDRAM_Refresh-Control[29] =1) Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 74: Local Bus Unit (Lbu)

    LOW-Aktiv HIGH-Aktiv LBU_RDY_N ist ein Tristate-Ausgang. Erfolgt über das LBU-Interface ein Zugriff auf den ERTEC 200 (CS mit RD oder WR aktiv) , dann wird LBU_RDY_N zuerst auf inaktiv (Wait) geschaltet. Sobald die Daten verfügbar sind (Read), bzw. übernommen werden können (Write), wird LBU_RDY_N für einen 50 MHz-Takt aktiv und danach wieder auf Tristate geschaltet.

  • Seite 75: Page-Range-Einstellung

    Dies ist zum Beispiel sinnvoll wenn über eine Page die Peripherie initialisiert werden soll. Ist nach der Initialisierung ein Zugriff auf diesen Adressbereich nicht mehr notwendig, dann kann die Page umparametriert werden um auf andere Adressbereiche des ERTEC 200 zuzugreifen. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten...

  • Seite 76: Lbu-Adressmapping

    LBU-Adressmapping Die folgende Tabelle veranschaulicht beispielhaft das ERTEC 200-Adress-Mapping aus Sicht eines externen Host- Prozessors: SEG(1:0) AD(19:0) SEGMENT SEGMENT BEMERKUNG AUFTEILUNG GRÖßE 0_0000h Page SDRAM (1MB) Range: 0010 0000h Offset: 2000 0000h F_FFFFh Page KRAM (64kB) 0_0000h Range: 0001 0000h...

  • Seite 77: Page-Control-Einstellung

    Der Adressbereichszugriff muß in diesem Fall als „Little-Endian-Zugriff“ parametriert werden. Host-Zugriffe auf den ERTEC 200 Beim Zugriff eines Host auf den ERTEC 200 verhält sich dieser wie ein „16-Bit Little Endian“ Baustein mit 8-Bit und 16- Bit Zugriffsmöglichkeiten. Folgende Zugriffe werden unterstützt:...

  • Seite 78: Lbu Read Zum Ertec200 Mit Separater Read-/Writeleitung (Ready Low Aktiv)

    0 ns 12 ns read recovery time 25 ns Tabelle 25: Timing für LBU-Lesezugriffe mit separater Read-/Writeleitung Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 79: Lbu Write Zum Ertec200 Mit Separater Read-/Writeleitung (Ready Low Aktiv)

    0 ns data valid/enabled to read pulse deasserted hold time 0 ns write recovery time 25 ns Tabelle 26: Timing für LBU-Schreibzugriffe mit separater Read-/Writeleitung Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 80: Lbu Read Zum Ertec200 Mit Gemeinsamer Read-/Writeleitung (Ready Low Aktiv)

    0 ns 12 ns read recovery time 25 ns Tabelle 27: Timing für LBU-Readzugriffe mit gemeinsamer Read-/Writeleitung Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 81: Lbu Write Zum Ertec200 Mit Gemeinsamer Read-/Writeleitung (Ready Low Aktiv)

    25 ns Tabelle 28: Timing für LBU-Schreibzugriffe mit gemeinsamer Read-/Writeleitung Die Setup-Zeit des Schreib-Signals muss eingehalten werden, sonst treibt die LBU den ERTEC 200 Datenbus. Die LBU besitzt getrennte Chip-Select-Leitungen für die Page Register (LBU_CS_R_N) und den Zugriff auf den AHB- Bus (LBU_CS_M_N).

  • Seite 82: Adressbelegung Lbu-Register

    Low Wort des LBU Pagex_Range_registers Bit-Nr Name Beschreibung 15..0 Untere 16 Bit für Bereichseinstellung 15:8 sind schreib- und lesbar 7:0 sind nur lesbar (Wert: 00h) Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 83 Default: 0x0000_0001 (32Bit) LBU_CS_R_N Beschreibung Konfiguration für die einzelnen Pages Bit-Nr Name Beschreibung 15..1 Reserviert PAGE_X_32 1: Page ist 32-Bit Page 0: Page ist 16-Bit Page Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...

  • Seite 84: Dma-Controller

    DMA-Controller Der ERTEC 200 besitzt einen 1-kanaligen DMA-Controller. Damit können Daten ohne zusätzliche Belastung des ARM946E-S transferiert werden. Folgende Datentransfers sind möglich: SOURCE TARGET SYNCHRONISATION Peripheral Memory Source Memory Peripheral Target Peripheral Peripheral Source and Target Memory Memory None Tabelle 30: DMA-Transfermodi Note (1) Aufgrund der 1 kanaligen Struktur kann der DMA Controller bei den seriellen Schnittstellen nur eine Richtung (Transmit oder Receive) bedienen.

  • Seite 85: Adressbelegung Dma-Register

    Anzahl der zu transferierenden Bytes. Der Bytecount muß aligned zur eingestellten Busbreite sein, d.h. wird ein 32Bit Bytecount für das Target oder Source eingestellt, kann nur ein 4 Byte alignter Bytecount verwendet werden. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten Version 1.1.2...
  • Seite 86 ****: Wenn Synchronization benutzt wird, kommt der Interrupt erst nach dem das Target-Request wieder aktiviert wurde. Wenn D_Delay benutzt wird, kommt der Interrupt erst nach dem Delay des letzten Write-Zugriffs. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten...

  • Seite 87: Multiport Ethernet Phy

    Multiport Ethernet PHY Im ERTEC 200 ist ein 2-fach Multiport-PHY (Physicyl Layer Transceiver) integriert, der folgende Übertragungsmodi unterstützt: 100BASE-TX • 100BASE-FX • Die Übertragungsmodi stehen pro Port getrennt zur Verfügung und können unterschiedlich eingestellt werden. Der PHY ist kompatibel zu den Standards: IEEE802.3...
  • Seite 88 Im PHY_CONFIG Register können oben genannte Parameter für das interne Config-Port verändert werden. Zusätzlich werden auch die Bits P1_PHY_ENB /P2_PHY_ENB in diesem Register aktiviert. Die Parameter und das Freigabe-Bit können mit einem Schreibzugriff übergeben werden, da die benötigte Setup-Time von 200ns durch die ERTEC 200- Hardware sichergestellt wird.
  • Seite 89 Versorgungsspannungen den internen PHYs zugeführt und die Referenzspannung am EXTRES-Pin angelegt werden. Alle anderen Eingänge des des TX/FX-Interfaces müssen mit GND oder VDD beschaltet werden. Copyright © Siemens AG 2010. All rights reserved. ERTEC 200 Handbuch Änderungen vorbehalten...

  • Seite 90: 10 Speicherbeschreibung

    Der KRAM ist ab dem Speicherbereich 0x1010_0000 ansprechbar. Ein Zugriff in den nicht erlaubten Registerbereich wird durch eine IRT interne Fehlersignalisierung und nicht durch einen AHB-QVZ-Error erkannt. ERTEC 200 Handbuch Copyright © Siemens AG 2010. All rights reserved. Änderungen vorbehalten Version 1.1.2...

  • Seite 91: 10.2 Detaillierte Speicherbeschreibung

    164 Byte physikalisch System-Control- 4000_2600 - 256 Byte System-Control-Registerblock ERTEC 200 Register-Block 4000_26FF Note2 8 Byte physikalisch 4000_2700 - F-Counter 256 Byte Note2 4000_27FF 4000_2800- Reserviert 4FFF_FFFF ERTEC 200 Handbuch Copyright © Siemens AG 2010. All rights reserved. Änderungen vorbehalten Version 1.1.2...

  • Seite 92: Größe Adressbereich

    32 Bytes genommen. Die Anzahl der Spiegelungen ist in diesem Fall N = 8. Ein Zugriff auf die 4 nicht genutzten Bytes führt zu keinem Quittungsverzug, jedoch sind die gelesen bzw. geschriebenen Werte nicht definiert. ERTEC 200 Handbuch Copyright © Siemens AG 2010. All rights reserved. Änderungen vorbehalten Version 1.1.2...

  • Seite 93: 11 Test Und Debugging

    11 Test und Debugging 11.1 Embedded Trace Macrocell ETM9 Im ARM946E-S des ERTEC 200 ist ein ETM9-Modul integriert welches ein Tracen von Befehlscode und Daten ermöglicht. Das ETM-Modul wird vom ARM946E-S mit den notwendigen Signalen versorgt um die Tracefunktionen durchführen zu können. Bedient wird das ETM9-Modul über das Trace- oder JTAG-Interface. Die Traceinformationen werden in einem internen FIFO abgelegt und über die Schnittstelle zum Debugger...

  • Seite 94: 11.2 Trace - Interface

    11.2 Trace – Interface Parametriert, freigegeben oder gesperrt wird das Trace-Interface durch einen angeschlossenen Debugger (z.B von Lauterbach) an der JTAG-Schnittstelle. Zum Tracen von internen Prozessorzuständen wird ein Traceport im ERTEC 200 zur Verfügung gestellt: PIPESTA [2:0] • TRACESYNC •...

  • Seite 95: 12 Sonstiges

    Media Independent Interface Memory Protection Unit Pull Down Pull Up Real Time Standard Serial Peripheral Interface Soft Real Time Software UART Universal Asynchronous Receiver / Transmitter Warteschlange ERTEC 200 Handbuch Copyright © Siemens AG 2010. All rights reserved. Änderungen vorbehalten Version 1.1.2...
  • Seite 96 IEEE Standard Test Access Port and Boundary-Scan Architecture (1149.1 IEEE Boundary Scan 2001.PDF); /10/ IR35-107-3.pdf /11/ LeadfreeIR50_60.pdf /12/ Codeexpl.pdf /13/ ERTEC200_PHY_V100.pdf /14/ EB 200 Handbuch V1.1.1 (EB200_Handbuch_V111.PDF); /15/ ERTEC200_ERRATA_DE.PDF /16/ ERTEC_ARM_ERRATA_INFO.PDF ERTEC 200 Handbuch Copyright © Siemens AG 2010. All rights reserved. Änderungen vorbehalten Version 1.1.2...

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