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SDRAM Bank Config
Beschreibung
SDRAM Bank Config Register
Bit-Nr
Name
31..14
Reserviert
13*
CL
12..11
Reserviert
10..8*
ROWS
7
Reserviert
6..4
IBANK
3
Reserviert
2..0
PAGESIZE
*) Achtung: Schreiben auf SDRAM_Bank_Config(15:7) führt das Kommando Mode Register Set am SDRAM aus, wenn
Bit 29 (init_done) im SDRAM_Refresh_Control-Register gesetzt ist (d.h. die SDRAM Power Up Sequence abgelaufen
ist).
SDRAM Refresh Control
Beschreibung
Einstellen der Refresh-Häufigkeit, Anzeige für Quittungsverzug
Bit-Nr
Name
31
Reserviert
30
AT
read only
29
INIT_DONE
read only
28..13
Reserviert
12..0
REFRESH_RATE
Der Refreshcounter ist immer eingeschaltet, auch wenn kein SDRAM verwendet wird. In diesem Fall sollte „refresh_rate"
= 0x1FFF (maximaler Wert) gesetzt werden, um die Belastung so gering wie möglich zu halten.
Copyright © Siemens AG 2010. All rights reserved.
Änderungen vorbehalten
W/R
Addr.: 0x7000_0008
Beschreibung
Reserviert
CAS Latency
0: SDRAM wird mit CAS Latency = 2 angesteuert
1: SDRAM wird mit CAS Latency = 3 angesteuert
Reserviert
000: 8 Row Address lines
001: 9 Row Address lines
010: 10 Row Address lines
011: 11 Row Address lines
100: 12 Row Address lines
101: 13 Row Address lines
110: Reserviert
111: Reserviert
Reserviert
Internal SDRAM Bank Setup (Anzahl der Bänke im SDRAM)
000: 1 Bank
001: 2 Bänke
010: 4 Bänke
011 .. 111: Reserviert
Reserviert
Page Size
000: SDRAM mit 8 Column Address Lines
001: SDRAM mit 9 Column Address Lines
010: SDRAM mit 10 Column Address Lines
011: SDRAM mit 11 Column Address Lines
100..111: Reserviert
W/R
Addr.: 0x7000_000C
Beschreibung
Reserviert
Async Timeout
Wird bei QVZ auf 1 gesetzt
SDRAM Initialization done
0: SDRAM Power Up Sequence läuft
1: SDRAM Power Up Sequence ist abgeschlossen
Reserviert
Refresh Rate
Anzahl der AHB-Takte zwischen 2 SDRAM Refresh Cycles
71
Default: 0x0000_20A0
Default: 0x0000_0190
ERTEC 200 Handbuch
Version 1.1.2
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