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PHY_ STATUS
Beschreibung
Status von PHY1 und PHY2
Bit-Nr
Name
31:9
8
P2_PWRUPRST
7:1
0
P1_PWRUPRST
UART_CLK
Beschreibung
Ermöglicht die Umschaltung des UART-Clocks von 50 MHz (Default) auf 6 MHz. Mit 6 MHz ist
eine UART Baudrate von 187,5 kBd möglich.
Bit-Nr
Name
31:1
Reserviert
0
UART_TAKT
5
Allgemeine Hardware Funktionen
5.1
Takterzeugung und Taktversorgung
Das Taktsystem des ERTEC 200 besteht im Wesentlichen aus vier Taktsystemen, die durch asynchrone Übergänge
voneinander entkoppelt sind.
Dies sind folgende Taktsysteme:
ARM946E-S zusammen mit AHB-Bus, APB-Bus und IRT
•
LBU
•
JTAG-Schnittstelle
•
PHYs und Ethernet MAC's
•
5.1.1
Taktversorgung im ERTEC 200
Die benötigten Takte werden im ERTEC 200 mittels interner PLL und/oder durch direkte Einspeisung erzeugt.
Eine genaue Aufstellung der Takte zeigt die folgende Tabelle:
MODUL
ARM946ES
AHB/EMIF/ICU/LBU
IRTE (außer MAC-MII)
APB
JTAG
MAC-MII/PHY
Tabelle 17: Übersicht Takte des ERTEC 200
Zur Generierung der internen Takte im ERTEC 200 ist eine PLL integriert. Die Taktversorgung der PLL erfolgt über
folgende Eingangspins:
25 MHz Quarz an den Eingängen CLKP_A und CLKP_B oder
25 MHz Taktgenerator am Eingang CLKP_A
Der Eingangstakt wird durch einen Teiler auf 12, 5 MHz heruntergeteilt und in die PLL eingespeist. Die PLL erzeugt
einen Takt von 300 MHz der den nachfolgenden Clock-Generator versorgt. Dieser erzeugt alle für den ERTEC 200
notwendigen Systemtakte.
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Änderungen vorbehalten
R
Addr.: 0x4000_2660
Beschreibung
reserviert
0: PHY2 im Powerdown Mode oder internes Reset noch aktiv
1: PHY2 ist betriebsbereit
reserviert
0: PHY1 im Powerdown Mode oder internes Reset noch aktiv
1: PHY1 ist betriebsbereit
R/W
Addr.: 0x4000_2670
Beschreibung
Reserviert
UART-Takt:
0: 50 MHz
1: 6 MHz
TAKTQUELLE
PLL
PLL
PLL
PLL
JTAG-Clock
CLKP_A
63
Default: 0x0000_0000
Default: 0x0000_0000
FREQUENZ
50/100/150MHz (skalierbar)
50MHz
50/100MHz
50MHz
0-10MHz
25MHz
ERTEC 200 Handbuch
Version 1.1.2
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