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5.2.2
Hardware-Reset
Der Hardware-Reset wird über den bidirektionalen Pin SRST _N (Open Drain Ausgang) ausgelöst. Aktiviert wird der
Reset normalerweise nur vom Debugger. Während der aktiven Hardware-Reset-Phase wird die komplette interne Logik
ohne das Taktsystem zurückgesetzt. Es werden auch nicht die Konfigurations- und Boot-Pins eingelesen und
abgespeichert.
Während der Hardware-Reset-Phase kann der Debugger über die JTAG-Schnittstelle mit der Embedded ICE-Logik
kommunizieren und so eine Single-Step-Aufzeichnung von der Reset-Adresse aus ermöglichen. Wie beim Eingang
RESET_N ist auch hier ein Filter integriert, das Spikes bis 5ns unterdrückt.
Beim Booten nach Hardware-Reset wird der Bootmodus verwendet, der beim PowerOn-Reset abgespeichert wurde.
Beim PowerON- und beim Hardware-Reset wird das PowerOn/Hardware-Reset-Bit im System-Control-Register
RES_STAT_REG gesetzt, das von der ausgelösten Resetfunktion unberührt bleibt. Dieses Register kann nach
Wiederanlauf ausgewertet werden.
5.2.3
Watchdog-Reset
Der Watchdog-Reset ist eine hardwareseitige Überwachung der Software. Basis für die Überwachung ist eine im
Watchdog-Timer einstellbare Zeit. Diese startet mit Aktivierung des Watchdogs. Durch Nachtriggern des Timers auf
einen eingstellten Reload-Wert wird ein Auslösen des Watchdog-Reset verhindert. Wird der Timer nicht nachgetriggert,
dann wird nach Ablauf des Timers der Watchdog-Reset aktiviert, wenn die Watchdog-Funktion mit dem Bit
WD_RES_FREI aktiv ist. Der Watchdog-Reset wird im ERTEC 200 über eine parametrierbare Pulsverlängerung (PV)
geführt. Der Watchdog-Reset setzt den kompletten Schaltungsteil des ERTEC 200 zurück.
Wie beim Hardware-Reset wird das Watchdog-Reset-Bit im System-Control-Register RES_STAT_REG gesetzt, das von
der ausgelösten Resetfunktion unberührt bleibt. Dieses Register kann nach Wiederanlauf ausgewertet werden.
Über die alternative Funktion kann das Watchdog-Ereignis am GPIO[15] einem externen Host-Prozessor gemeldet
werden.
Der Watchdog-Reset setzt auch den IRT-Switch-Controller zurück, wenn im System-Control-Register RES_CTRL_REG
das Bit EN_WD_SOFT_RES_IRTE gesetzt ist.
Beim Booten nach Watchdog-Reset wird der Bootmodus verwendet, der beim PowerOn-Reset abgespeichert wurde.
5.2.4
Software-Reset
Im ERTEC 200 kann durch Setzen des Bits XRES_SOFT im Reset-Control-Register ein Software-Reset ausgelöst
werden. Im System-Control-Register RES_STAT_REG wird beim Auslösen des Resets das Software-Reset-Bit gesetzt.
Das System-Control-Register RES_STAT_REG bleibt von der ausgelösten Resetfunktion unberührt und kann nach
Wiederanlauf ausgewertet werden.
Der Software-Reset setzt auch den IRT-Switch-Controller zurück wenn im System-Control-Register RES_CTRL_REG
das Bit EN_WD_SOFT_RES_IRTE gesetzt ist.
Beim Booten nach Software-Reset wird der Bootmodus verwendet, der beim PowerOn-Reset abgespeichert wurde.
5.2.5
IRT-Switch-Reset
Über ein Register im IRT-Switch kann das Switch-Modul zurückgesetzt werden. Die Resetfunktion des Switch-Moduls
bleibt solange erhalten bis das Bit wieder zurückgenommen wird. Die internen PHYs können entweder über den Pin
RESET_N oder vom IRT-Switch-Controller über PHY_RES_N zurückgesetzt werden. Die Auswahl, welcher Reset für die
PHYs genommen wird, wird im System-Control-Register PHY_CONFIG mit Bit PHY_RES_SEL festgelegt. Immer wenn
das SMI-Interface im IRT-Switch nicht aktiviert ist, ist der PHY_RES_N aktiv und hält bei entsprechender Selektierung
die PHYs für diese Phase im Reset-Zustand (geringe Verlustleistung der PHYs).
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Änderungen vorbehalten
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ERTEC 200 Handbuch
Version 1.1.2
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