System-Control-Register; Adressbelegung System-Control-Register - Siemens ERTEC 200 Handbuch

SSPIIR/SSPICR
Beschreibung SPI – Interrupt Identification Register (Read)
SPI – Interrupt Clear Register (Write)
Bit.-Nr Name
0 RIS (Read)
1 TIS (Read)
2 RORIS (Read)
15-3 ---------- (Read)
15-0 ---------- (Write)
4.8

System-Control-Register

Die System-Control-Register sind ERTEC 200 spezifische Control-Register, die von den einzelnen AHB-Mastern vom
APB-Bus gelesen und beschrieben werden können. Aufstellung und Adressbelegung aller System-Control-Register und
die genaue Beschreibung siehe folgende Kapiteln.
4.8.1

Adressbelegung System-Control-Register

Die System-Control-Register sind 32-Bit breit.
Register-Name Offsetadresse
ID_REG
BOOT_REG
SER_CFG_REG
RES_CTRL_REG
RES_STAT_REG
PLL_STAT_REG
QVZ_AHB_ADR
QVZ_AHB_CTRL
QVZ_AHB_M
QVZ_APB_ADR
QVZ_EMIF_ADR
MEM_SWAP
M_LOCK_CTRL
ARM9_CTRL
ARM9_WE
ERTEC 200_TAG
PHY_CONFIG
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Änderungen vorbehalten
R/W
Addr.: 0x4000_2214
Beschreibung
SPI Receive FIFO Service Request Interrupt Status
0 = SSPRXINTR ist nicht aktiv
1 = SSPRXINTR ist aktiv
SPI Transmit FIFO Service Request Interrupt Status
0 = SSPTXINTR ist nicht aktiv
1 = SSPTXINTR ist aktiv
SPI Receive FIFO Overrun Interrupt Status
0 = SSPRORINTR ist nicht aktiv
1 = SSPRORINTR ist aktiv
Read: Reserviert Wert ist undefiniert
Write: Receive-Overrun-Interrupt wird gelöscht ohne Rücksicht darauf ob
Daten gerade geschrieben werden.
System-Control-Register
Adressbereich
0x0000 4 Byte
0x0004 4 Byte
0x0008 4 Byte
0x000C 4 Byte
0x0010 4 Byte
0x0014 4 Byte
0x0028 4 Byte
0x002C 4 Byte
0x0030 4 Byte
0x0034 4 Byte
0x0038 4 Byte
0x0044 4 Byte
0x004C 4 Byte
0x0050 4 Byte
0x0054 4 Byte
0x0058 4 Byte
0x005C 4 Byte
Default: 0x0000
(Basisadresse 0x4000_2600)
Zugriff Default
R 0x40270100
R Boot-Pins
R Config-Pins
W/R 0x00000004
R 0x00000004
R/W 0x00070005
R 0x00000000
R 0x00000000
R 0x00000000
R 0x00000000
R 0x00000000 Adr. die zum QVZ am EMIF führt.
R/W 0x00000000
R/W 0x00000000
R/W 0x00001939
R/W 0x00000000
R 0x000101xx
R/W 0x00000000
57
Beschreibung
ID ERTEC 200
Boot-Mode-Pins Boot[3:0]
ERTEC 200 Config-Pins
Config[6:1]
Steuerregister für Reset ERTEC
200
Statusregister für Reset ERTEC
200
Statusregister für PLL/FIQ3
Adresse einer Fehladressierung
am Multi-Layer-AHB
Control-Signale einer Fehladr am
Multi-Layer-AHB
Mastererkennung einer Fehladr.
am Multi-Layer-AHB
Adresse einer Fehladressierung
am APB
Memory Swapping in Segment 0
auf dem AHB-Bus
AHB-Master-Lock-Enable.
Masterselektive Freigeabe der
AHB-Lock-Funktionalität
Controlle von ARM9- und ETM-
Inputs
Schreibschutzregister für
ARM9_CTRL
TAG-Nummer des aktuellen
Schaltzustandes
PHY1/PHY2
Konfigurationsregister
ERTEC 200 Handbuch
Version 1.1.2