Pepperl+Fuchs ICE11-8IOL-G60L-V1D Handbuch Seite 29
Feldbusmodul mit multiprotokoll-technologie und i/o-link
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ICE11-8IOL-G60L-V1D
Inbetriebnahme bei EtherNet/IP
Bei aktivierter CIP-object-Konfigurationssperre können die herstellerspezifischen Parameter
nicht über CIP-Dienste eingestellt werden. Dies betrifft auch die CIP-object-Konfigurations-
sperre selbst. Ein Reset dieses Parameters kann über eine Konfigurationsgruppe durchgeführt
werden, wenn eine Exclusive-Owner-Verbindung eingerichtet wurde.
External configuration lock
Konfigurationsparameter können über verschiedene alternative Schnittstellen eingestellt wer-
den, z.B. Web-Interface, REST, OPC UA, MQTT. Eine externe Konfiguration kann nur dann vor-
genommen werden, wenn keine zyklische SPS-Verbindung aktiv ist. Jede neue SPS-
Konfiguration überschreibt die externen Konfigurationseinstellungen.
IO Mapping Mode
Das Modul unterstützt 5 verschiedene I/O-Mapping-Modi für Digital Output Channel Control
und den Input Channel Status. Mode 0 bis 3 sind vordefinierte Bit-Mappings. Mode 4 ist eine
freie benutzerdefinierte Zuordnung, die in Verbindung mit dem I/O-Mapping von Kanal 1 ... 16
in den Kanal-Einstellungen verwendet werden kann.
Standard-Belegung, Mode 0
DO Ch. Control
/ DI Ch. Status
Byte 0, LSB
Byte 1, MSB
Tabelle 6.10
Byte Swap, Mode 1
DO Ch. Control
/ DI Ch. Status
Byte 0, LSB
Byte 1, MSB
Tabelle 6.11
LSB Ch.A - MSB Ch.B, Mode 2
DO Ch. Control
/ DI Ch. Status
Byte 0, LSB
Byte 1, MSB
Tabelle 6.12
LSB Ch.B - MSB Ch.A, Mode 3
DO Ch. Control
/ DI Ch. Status
Byte 0, LSB
Byte 1, MSB
Tabelle 6.13
Freies I/O-Mapping, Mode 4
I/O-Mapping von Kanal 1 ... 16 wird verwendet, siehe "Kanaleinstellungen".
Bit 7
Bit 6
Bit 5
X4B
X4A
X3B
X8B
X8A
X7B
Bit 7
Bit 6
Bit 5
X8B
X8A
X7B
X4B
X4A
X3B
Bit 7
Bit 6
Bit 5
X8A
X7A
X6A
X8B
X7B
X6B
Bit 7
Bit 6
Bit 5
X8B
X7B
X6B
X8A
X7A
X6A
Bit 4
Bit 3
Bit 2
X3A
X2B
X2A
X7A
X6B
X6A
Bit 4
Bit 3
Bit 2
X7A
X6B
X6A
X3A
X2B
X2A
Bit 4
Bit 3
Bit 2
X5A
X4A
X3A
X5B
X4B
X3B
Bit 4
Bit 3
Bit 2
X5B
X4B
X3B
X5A
X4A
X3A
Bit 1
Bit 0
X1B
X1A
X5B
X5A
Bit 1
Bit 0
X5B
X5A
X1B
X1A
Bit 1
Bit 0
X2A
X1A
X2B
X1B
Bit 1
Bit 0
X2B
X1B
X2A
X1A
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