Ethercat; Slave Register; Al Event (Interrupt Event) Und Interrupt-Freigabe - Pilz PMCprotego D Programmieranleitung

3
3.1
3.
3.1
Adresse Länge
(Byte)
0x0120 2
0x0130 2
0x0134 2
0x0204 2
0x0220 2
0x0800 8
0x0808 8
0x0810 8
0x0818 8
0x0820 8
0x0828 8
0x0830 8
0x0838 8
0x0840 8
0x1100 64
0x1140 72
0x1800 512
0x1C00 512
3.2
Pilz GmbH & Co. KG, Felix-Wankel-Str. 2, 73760 Ostfildern, Deutschland
3-14
Telefon +49 711 3409-0, Telefax +49 711 3409-133, E-Mail: pilz.gmbh@pilz.de

EtherCAT

Slave Register

EtherCAT
Slave Register
Die folgende Tabelle zeigt die Adressen einzelner Register im FPGA-Speicher.
Die Daten liegen im little-endian Format vor, das 'least significant byte' befindet
sich auf der unteren Adresse. Eine detaillierte Beschreibung aller Register und
FPGA-Speicherstellen kann der „EtherCAT Slave Controller" Beschreibung der
EtherCAT Nutzerorganisation (www.ethercat.org) entnommen werden.
Beschreibung
AL Control
AL Status
AL Status Code
Interrupt Freigabe Register
AL Event (IRQ Event)
Sync Manager 0 (Mail Out Steuer-Register)
Sync Manager 1 (Mail In Steuer-Register)
Sync Manager 2 (Prozessdaten Output Steuer-Register)
Sync Manager 3 (Prozessdaten Input Steuer-Register)
Sync Manager 4
Sync Manager 5
Sync Manager 6
Sync Manager 7
Sync Manager 8
ProOut Buffer (Prozessdaten Output, Sollwerte ECAT)
ProIn (Prozessdaten Input, Istwerte der ECAT)
Mail Out Buffer (Objekt Kanal Buffer der ECAT)
Mail In Buffer (Objekt Kanal Buffer des Servoverstärkers)
*:ZA ECAT = Zugriffsart EtherCAT
ZA Drive = Zugriffsart Verstärker

AL Event (Interrupt Event) und Interrupt-Freigabe

Die Kommunikation zwischen Antrieb und EtherCAT FPGA erfolgt komplett
interrupt-gesteuert. Verantwortlich für die Interrupt Funktionalität der EtherCAT-
Schnittstelle ist das Interrupt Freigabe Register und das AL Event Register.
Mit einer 1 im entsprechenden Bit des Interrupt Freigabe Register aktiviert der
Servoverstärker die einzelnen Events der EtherCAT-Schnittstelle , mit einer 0
werden die Events deaktiviert.
ZA ZA
ECAT* Drive*
r/w r/-
r/- r/w
r/- r/w
r/- r/w
r/w r/-
r/w r/-
r/w r/-
r/w r/-
r/w r/-
r/w r/-
r/w r/-
r/w r/-
r/w r/-
r/w r/-
r/w r/-
r/- r/w
r/w r/-
r/- r/w