Synchronisation; Synchronisationsverhalten Mit Distributed Clocks (Dc)-Freigabe; Synchronisationsverhalten Mit Distributed Clocks (Dc)-Sperrung - Kollmorgen EtherCAT Handbuch

AKD EtherCAT | 4 EtherCAT-Profil

4.10 Synchronisation

Bei allen Servoverstärkern kann die interne PLL theoretisch eine mittlere Abweichung der vom Master
vorgegebenen Zykluszeit von bis zu 4800 ppm ausgleichen. Der Verstärker prüft ein Mal pro Feldbus-Zyklus
einen Zähler im geräteinternen FPGA, der durch ein Sync0-Event (Distributed Clock) gelöscht wird. Je nach
Zählerwert verlängert oder verkürzt der Verstärker das 62,5 µs MTS-Signal innerhalb des Verstärkers um ein
Maximum von 300 ns.
Die theoretisch maximal zulässige Abweichung lässt sich anhand folgender Formel berechnen:
Die Synchronisationsfunktion innerhalb des Verstärkers kann aktiviert werden, indem Bit 0 des Parameters
FBUS.PARAM02 auf „High" gesetzt wird. FBUS.PARAM02 muss daher auf den Wert 1 gesetzt sein. Zudem
muss die Distributed Clock-Funktion durch den EtherCAT-Master freigegeben werden, um zyklische Sync0-
Eventse zu aktivieren.

4.10.1 Synchronisationsverhalten mit Distributed Clocks (DC)-Freigabe

Wenn der EtherCAT-Master Distributed Clocks freigibt, wird ein Mal pro Feldbus-Zyklus ein Distributed Clock
(DC)-Event im AKD erzeugt. Eine zugewiesene 62,5 µs Echtzeit-Task im AKD überwacht die verstrichene Zeit
zwischen den DC-Eventsen und der AKD Systemzeit und verlängert oder verkürzt je nach Bedarf die Abtastrate
von 62,5 µs zur CPU.
Für die Synchronisationsfunktion werden folgende Feldbus-Parameter verwendet:
1. FBUS.SYNCDIST = Erwartete Zeitverzögerung des AKD PLL-Codes bis zum DC-Event.
2. FBUS.SYNCACT = Ist-Zeitverzögerung des AKD PLL-Codes bis zum DC-Event.
3. FBUS.PLLTHRESH = Anzahl aufeinander folgender, erfolgreich synchronisierter PLL-Zyklen des AKD,
bevor der Verstärker als synchronisiert gilt.
4. FBUS.SYNCWND = Synchronisationsfenster, in dem der AKD als synchronisiert gilt. Der Verstärker gilt
als synchronisiert, solange folgende Behauptung für auf FBUS.PLLTHRESH aufeinander folgende
Zyklen wahr ist:
FBUS.SYNCDIST-FBUS.SYNCWND < FBUS.SYNCACT < FBUS.SYNCDIST+FBUS.SYNCWND
Beispiel mit einer Feldbus-Abtastrate von 4 kHz:
Die rot markierte 62,5[µs] Echtzeit-Task zeigt die AKD 62,5 µs Echtzeit-Task innerhalb eines Feldbus-Zyklus
an, der für den Abruf des AKD PLL-Codes verantwortlich ist. Die Zeitverzögerung (1) zeigt die aktuelle
Parameterverzögerung zum vorherigen DC-Event, das idealerweise nahe beim eingestellten Parameter
FBUS.SYNCDIST liegt. Je nach (1) verlängert oder verkürzt der AKD geringfügig die 62,5[µs] IRQ-Erzeugung
der mit hoher Priorität ausgestatteten Echtzeit-Task, um die gemessene Zeitverzögerung bis zum DC-Event (1)
für den nächsten PLL-Zyklus entweder zu erhöhen oder zu verringern. Der zeitliche Abstand (2) zeigt die 62,5[µs]
± x[ms] Echtzeit-Task des AKD.

4.10.2 Synchronisationsverhalten mit Distributed Clocks (DC)-Sperrung

Der Algorithmus für die Feldbus-Synchronisation des AKD ähnelt dem von der Distributed Clock-Funktion
verwendeten. Der Unterschied besteht darin, dass der AKD auf ein SyncManager2-Event anstatt auf ein DC-
Event synchronisiert. Ein SyncManager2-Event wird erzeugt, wenn der EtherCAT-Master einen neuen Sollwert
an den Verstärker sendet, während das Netzwerk in Betrieb ist. Dies erfolgt ein Mal pro Feldbus-Zyklus.
38 Kollmorgen™ | April 2011