Sharp RX-P1H Technisches Handbuch Seite 41

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7-2. Erklarung der internen Funktionen
1. Systemsteuereinheit
Die Frequenzdes externen Quarzoszillators XL101(18,816 MHz)
wird geteilt, um das Slot-Taktsignal fiir die Korrektur des internen
Speicherzugriffs zu erzeugen, und gleichzeitig wird die
Taktfrequenz vom Ubertragungstakt-Eingang an Pin 66
(FCH-Anschlu8) geteilt, um die Taktsignale von Zeichen, Block
und Rahmen zu erzeugen, die das Grundformat des
DAT-Aufnahmesignals bilden. Das interne Steuersignal des IC
wird ausgegeben, und Pin75 (DRMSYNC) wird als
Rahmen-Synchronsignal an den ExternanschluB ausgegeben,
und 68-Pin (TSCK) Signal wird als Synchronsignal der
Servotrommelumdrehung ausgegeben.
Da der Ubertragungstakt vom Trommeldurchmesser abhangt,
muB der fur die verwendete Trommel passende Takt in den
66-Pin (FCH) AnschluB eingegeben werden. Wenn der
Trommeldurchmesser 30¢, 208 und 15@ ist, gibt dieser
IC-AnschluB-Ubertragungstakt 9,408 MHz, 6,272 MHz und 4,764
MHz an ihre Anschliisse 57-Pin (DSVCK), 55-Pin (D20CK) bzw.
7-Pin (ECCCK) aus. Daher ist kein externer Schwingungskreis
erforderlich, wenn diese Signale in den 56-Pin (FCH) AnschluB
eingegeben werden.
2. Modulationsschaltung
Diese Schaltung dient zur Erzeugung der Aufnahmesignale.
Aufzuzeichnende Daten werden Uber den Datenbus aus dem
externen Hauptspeicher 1C103 (256 K RAM) gelesen. Die
gelesenen Daten werden zusammen mit dem ID-Code, der durch
das Mikrocomputer-Interface gesetzt wurde, 8-10 Umwandlung
unterzogen, Synchronsignal und ATF-Signale werden
hinzugefigt, und das so erhaltene Signal wird an den
Pin70(RCSG) ausgegeben. Dariber hinaus wird das
gegenwartige Aufnahmesteuersignal des ATF-Signalbereichs
an den Pin72(ATFMAD) ausgegeben, und das
Kopf-Aufnahme/Wiedergabe-Schaltsignal wird an den
Pin71(HEACH) ausgegeben.
3. Befehisdecodierer
Datentbertragung zum und vom Mikrocomputer erfolgt uber den
8-Bit Datenbus. Der Inhalt dieses Datenbusses ist in Befehle und
Daten unterteilt. In diesem Befehlsdecodierer wird der Befehl
kiassifiziert, und das Signal zur Steuerung des Datenabrufs vom
Mikrocomputer-Bus oder Ausgang zum internen Block wird
erzeugt.
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4. AdreB-Steuerung
Der 256 Bit Hauptspeicher ist adressiert. Die Steuersignale
WRITE ENABLE, CHIP ENABLE, OUTPUT ENABLE usw. und
das AdreB-Steuersignal werden zusammen an die Anschlusse
Ad bis A14, 50-Pin (RAMWE), 57-Pin (RAMCE) und 55-Pin
(RAMCE) ausgegeben. Der Adressenzahler besteht aus
AD/DA-Datenzugriffszahler, Paritatserzeugungs- und
Fehlerkorrekturzahler, Aufnahme/Wiedergabe-Datenzu-
griffszahler, Subcode-Datenzugriffszahler, Speicherlésch- und
Auffrischzahler. Der Zahler werden umgeschaltet, so da das
Signal an den Adressenbus ausgegeben wird. Eine
Prioritatsschaltung verhindert Zugriffsuberschneidung.
5. Interpolationsschaltung
Wenn keine Fehlerkorrektur durchgefiihrt werden kann (die
Fehlerkorrektur kann auBer Betrieb gesetzt sein, wenn die
Fehlerrate vermindert ist), werden dem D/A-Wandler gesendete
Wiedergabedaten von den Mittelwertn der vorhergehenden und
nachfolgenden Daten interpoliert, oder ein Fehlersignal wird an
den Pin87 (DFLAG-AnschliuB)ausgegeben.
6. LP, 4-Kanal-Umwandlungsschaltung
Der RX-P1H wird nicht verwendet.
Im 32 kHz Langspiel-Modus oder 32 kHz 4-Kanal-Modus wird
diese Schaltung zur Komprimierung von 16-Bit-Daten in
12-Bit-Daten oder zur Dehnung komprimierter 12-Bit-Daten in
16-Bit-Daten verwendet. Sie umfaBt eine
Umwandlungsschaltung, die 12-Bit-Daten fur 8-Bit-Zugriff
umwandelt, wenn Daten in den Hauptspeicher geschrieben oder
aus dem Hauptspeicher gelesen werden.
7. Subcode-Verarbeitung
Aufnahme/Wiedergabe von Subcode-ID und PACK-Daten wird
uber das Mikrocomputer-Interface durchgefihrt. Im
Aufnahme-Modus wird die Paritat fur die vom Mikrocomputer
gesendeten |D-Daten erzeugt, und die Daten werden an die
Modulationsschaltung gesendet. Im Wiedergabe-Modus werden
Daten mit korrekter Paritat an den Mikrocomputer gesendet. Fur
PACK-Daten wird die Paritat der Ci-Serie durch den
Hauptspeicher erzeugt (Aufnahme-Modus) oder doppelte
Fehlerkorrektur durchgefiihrt (im Wiedergabe-Modus), dann
werden die Daten an die Modulationsschaltung oder den
Mikrocomputer gesendet.
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7-2. Explication des fonctions internes
1. Contréleur du systeme
La fréquence de l'oscillateur a cristal XL101 (18,816 MHz) prévu
a l'extérieur est divisée pour générer le signal d'horloge de
denture pour la correction de l''accés interne a la mémoire, et, en
méme temps, la fréquence d'horloge a partir de l'entr'ee d'harloge
de transfert dans la broche 66(borne FCH) est divisée pour
générer des signaux d'horloge de symbole, bloc et rangée qui
constituent le format de base du signal d'enregistrement de DAT.
Le signal de commande interne de circuit intégré est sorti, et le
signal de la broche 75 (DRMSYNC) est sorti comme signal de
synchronisation de rangée vers la borne externe, et le signal de
la broche 68 (TSCK) est sorti en tant que signal de
synchronisation de la rotation du servo-tambour.
Comme lhorloge de transfert differe selon le diamétre du
tambour, il est nécessaire d'entrer dans la borne de la broche 66
(FCH) Ihorloge appropriée au diamétre du tambour appliqué.
Lorsque le diamétre du tambour est de 309, 209 et 15a, ce circuit
intégré sort I'horloge de transfert de borne de 9,408 MHz, 6,272
MHz et 4,764 MHz a leurs bornes de la broche 57 (DSVCk), de
la broche 55 (D20CK) et dela broche 7 (ECCCK) respectivement.
Par conséquent, sices signaux entrent dans la borne dela broche
56 (FCH), aucun circuit d'oscillation extérieur n'est nécessaire.
2. Circuit de modulation
Ce circuit a pour rdle de générer des signaux d'enregistrement.
Les données a enregistrer sont lues de la mémoire principale
1C103 (Mémoire vive de 256 K) prévue a l'extérieur par
l'intermédiaire du bus de données. Les données ainsi lues
subissent la conversion 8-10 avec le code d'ID qui a été établi
par l'interface de microprocesseur, le signal de synchronisation
et les signaux ATF sont ajoutés, et le signal obtenu est sorti vers
la borne RCSG (broche 70). De plus, le signal de commande de
courant d'enregistrement de la zone de signaux ATF est sorti
vers la borne ATFMAD (broche 72), et le signal de commutation
enregistrement/lecture de téte est sorti vers la borne HEACH
(broche 71).
3. Décodeur de commandes
Le transfert de données au et du microprocesseur est exécuté
par l'intermédiaire du bus de données a 8 bits. Le contenu de ce
bus de données est divisé en commandes et données. Dans ce
décodeur de commandes, la commande est classée, et est
généré le signal qui sert 4 commander la recherche de données
du bus de microprocesseur ou la sortie vers le bloc interne.
4. Commande d'adresses
La mémoire principale de 256 bits est adressée. Les signaux de
commande WRITE ENABLE, CHIP ENABLE, OUTPUT
ENABLE, etc. et le signal de commande d'adresse sont sortis
ensemble vers les bornes Ag a A14, broche 50 (RAMWE), broche
57 (RAMCE) et broche 55 (RAMCE). Le compteur d'adresses
consiste en compteur d'accés aux données AN/NA, compteur de
génération de parité et de correction d'erreur, compteur d'accés
aux données d'enregistrement/lecture, compteur d'accés aux
données de sous-codes, compteur d'effacement et de
régénération de mémoire. Ces compteurs sont commutés de
fagon a ce que le signal soit sorti vers le bus d'adresses. Afin
d'éviter les accés simultanés, le circuit prioritaire est prévu.
5. Circuit d'interpolation
Si la correction d'erreur ne peut étre exécutée (si le taux d'erreur
est dégradé, la correction d'erreur peut devenir impossible), les
données de lecture allant vers le convertisseur N/A sont
interpolées a partir la valeur intermédiaire des données
précédentes et suivantes ou, si un signal d'erreur est envoyé a
la broche 87(borne DFLAG).
6. Circuit de conversion de lecture de longue durée,
4 canaux
La RX-P1H est utilisée,
En mode de lecture de longue durée a 32 KHz ou en mode a 4
canaux a 32 kHz, ce circuit est utilisé pour comprimer les données
de 16 bits en données de 12 bits ou pour transformer les données
comprimées de 12 bits en données de 16 bits. Ilcomprend un
circuit de conversion qui convertit les données de 12 bits pour
l'accés a 8 bits lorsque les données sont écrites dans la mémoire
principale ou lors de la lecture des données dans la mémoire
principale.
7. Traitement des sous-codes
L'enregistrement/lecture des IDs de sous-code etdes données
PACK est exécuté a travers l'interface de microprocesseur. En
mode d'enregistrement, la parité est générée pour les données
d'ID envoyées du microprocesseur, et les données sont
envoyées au circuit de modulation. En mode de lecture, les
données ayant la parité correcte sont envoyées au
microprocesseur. Pour les données PACK, la parté dela série
C1 est générée par l'intermédiaire de la mémore principale
(mode d'enregistrement) ou la double correction d'erreur (en
mode de lecture) est exécutée, et ensuite, les données sont
envoyées au circuit de modulation ou au microprocesseur.
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