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3 Aufbau und Verdrahtung für einen Sensor (1oo1) mit redundanten F-DI (2oo2)
In der SRS (Safety Requirement Specification) müssen für diesen Zeitraum
geeignete Ersatzmaßnahmen definiert sein, die die Einhaltung des geforderten SIL
gewährleisten. Beachten Sie auch, dass hier nicht zwischen Kanal- und
Baugruppenfehler unterschieden wird. Bei einem Baugruppenfehler werden
möglicherweise mehrere Sicherheitsfunktionen verzögert was eine zusätzliche
Risikobetrachtung und evtl. weitere Maßnahmen erfordert.
Abbildung 3-7 1oo1 CFC Logik – Mit Kanalfehlerauswertung (verzögertes Auslösen bei Kanalfehler), mit
Meldung des Diskrepanzfehlers
Die Beispiellogik in Abbildung 3-7 funktioniert wie folgt:
Wenn die Eingangssignale beider F_DI einen normalen Wert melden (d.h. 1)
und kein Kanalfehler vorliegt, ist der Ausgang der Auswertelogik 1 (d.h. kein
Abschaltbefehl). Der Ausgang der Auswertelogik ist hier der Ausgang OUT des
Bausteins F_DI_VOTE.
Wenn das Eingangssignal einer Baugruppe einen kritischen Prozesszustand
meldet (d.h. 0) und kein Kanalfehler vorliegt, ist der Ausgang der
Auswertelogik 1 (d.h. kein Abschaltbefehl), da der Wert der Baugruppe
ausgegeben wird, die ein „1" Signal liefert. Gleichzeitig wird am Ausgang
DISCF bzw. DISCF_R ein Diskrepanzfehler ausgegeben.
Meldet das Eingangssignal einer Baugruppe einen Kanalfehler ist der Ausgang
der Auswertelogik 1 (d.h. kein Abschaltbefehl), da der Wert der Baugruppe
ausgegeben wird, die ein „1" Signal liefert. Gleichzeitig wird am Ausgang
DISCF bzw. DISCF_R ein Diskrepanzfehler ausgegeben und über den Event
Baustein gemeldet.
Melden die Eingangssignale beider Baugruppen einen kritischen
Prozesszustand und keinen Kanalfehler ist der Ausgang der Auswertelogik „0"
(d.h. Abschaltbefehl).
Melden die Eingangssignale beider Baugruppen einen Kanalfehler wird aus
der steigenden Flanke von QBAD ein Impuls mit der Länge der
Verzögerungszeit generiert. Ist die Verzögerung freigegeben wird der
Abschaltbefehl so lange verzögert wie QBAD ansteht und die
Verzögerungszeit läuft. Nach Ablauf der Verzögerungszeit oder wenn der
Kanalfehler oder die Freigabe geht wird die Überbrückung beendet und der
Ausgang der Auswertelogik folgt dem Eingangssignal.
Verdrahtungs- und Auswertearchitekturen für fehlersichere digitale
Eingabe- (F-DI) und Ausgabebaugruppen (F-DO) der ET 200M
Beitrags-ID: 37236961,
V2.0,
07/2018
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