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6 Aufbau und Verdrahtung für zwei Sensoren (1oo2) mit Auswertung im Anwenderprogramm
Abbildung 6-10 1oo2 Auswertung in der CPU CFC-Logik – Mit Kanalfehlerauswertung (verzögertes
Auslösen bei Kanalfehler)
Die Logik in Abbildung 6-10 funktioniert wie folgt:
Wenn beide Eingangssignale einen normalen Wert und keinen Kanalfehler
melden („1") ist der Ausgang der Auswertelogik „1" (d.h. kein Auslösebefehl).
Der Ausgang der Auswertelogik ist hier der Ausgang OUT des F_DI_VOTE
Bausteins.
Wenn ein Eingangssignal einen kritischen Prozesszustand meldet und kein
Kanalfehler vorliegt (d.h. 0) ist der Ausgang der Auswertelogik 0 (d.h.
Abschaltbefehl).
Meldet ein Eingangssignal Gutzustand und das andere einen Kanalfehler wird
aus der steigenden Flanke von QBAD ein Impuls mit der Länge der
Verzögerungszeit generiert. Ist die Verzögerung freigegeben wird der
Abschaltbefehl so lange verzögert wie QBAD ansteht und die
Verzögerungszeit läuft. Nach Ablauf der Verzögerungszeit oder wenn der
Kanalfehler oder die Freigabe geht wird die Überbrückung beendet und der
Ausgang der Auswertelogik folgt den Eingangssignalen.
Melden beide Eingangssignale einen kritischen Prozesszustand oder melden
beide Kanalfehler ist der Ausgang der Auswertelogik „0" (d.h. Abschaltbefehl).
Der Ausgang der Auswertelogik (Ausgang OUT des Bausteins F_DI_VOTE)
wird mit der entsprechenden Abschaltlogik verbunden.
Eine Überbrückung der Sicherheitsfunktion beim Anstehen eines Kanalfehlers
wird mit dem Event Baustein „Alarm" gemeldet.
Verdrahtungs- und Auswertearchitekturen für fehlersichere digitale
Eingabe- (F-DI) und Ausgabebaugruppen (F-DO) der ET 200M
Beitrags-ID: 37236961,
V2.0,
07/2018
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