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ICT-BAUTEILTESTS
Confirmed stuck pins - Diese Pins liegen sowohl auf der Referenzplatine als auch auf der
Testplatine auf einem fixen Logikpegel und werden zyan oder purpur dargestellt.
Missing stuck pins - Diese Anschlüsse sind auf der Referenzplatine fix auf Low oder High
verharrt, können auf der Testplatine aber in ihrem logischen Zustand verändert werden.
Die Darstellung erfolgt in rot.
Unexpected stuck pins - Pins, die auf der Testplatine auf einem fixen Logikpegel
verharren, obwohl sie auf der Referenzplatine nicht gesteckt sind.
Das Logikdiagramm
Das Logikdiagramm ist die graphische Darstellung der logischen Pegel and jedem
Bauteilpin während der einzelnen Testschritte des Bauteiltestprogramms. Das TD8000
Logikdiagramm zeigt logische Pegel in Form von High, Low, Tristate oder Don´t Care. Der
Benutzer kann auf einen Blick die Stimulussignale an den Bauteileingängen und die
resultierenden Signale an den Bauteilausgängen bei jedem Schritt im Bauteiltest-
programm erkennen. Die Referenzdaten und die Daten des Meßobjekts werden zur
leichteren Unterscheidbarkeit in verschiedenen Farben dargestellt.
Abbildung 5-10, FAIL-Ergebnis, fehlende Verbindung und Fehler im Logikdiagramm
Abbildung 5-10 zeigt die Pin-Verbindungen und das Logikdiagramm im Fehlerfall.
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Fehlerbehebung
