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1MRK 504 086-UDE B
Technisches Referenzhandbuch
32 MHz
PCI-bus
PCI-
Steuerung
ID-Chip
IEC06000516 V1 DE
Abb. 405:
Die interne Struktur des RS485
Anschluss RS485 Pinouts
Die Anordnung der Pins des Anschlusses RS485 (Abbildung 406) werden in
Tabelle
570
dargestellt:
Tabelle 570:
Die Anordnung der Pins
Pin
Bezeichnung
zweidraht
1
RS485+
2
RS485–
3
Term
4
nicht zutreffend
5
nicht zutreffend
6
nicht zutreffend
FPGA
Interner
UART
Bus
Lokaler
Bus an
Wishbone
Status-
register
Informations
register
Steuerungs
register
Bezeichnung
Beschreibung
vierdraht
TX+
Empfangen/senden hoch oder senden hoch
TX–
Empfangen/senden
T-Term
Abschlusswiderstand für Sender (und
Empfänger bei zweidraht) (Anschluss an TX+)
R-Term
Abschlusswiderstand für Empfänger (Anschluss
zu RX+)
RX–
Empfangen niedrig
RX+
Empfangen hoch
Abschnitt 18
Hardware
Tx
Isolierung
RS485
Sende-/
Empfang-
seinrichtung
Rx
Isolierung
Isolierung
Abschluss
Weiche
Isolierter
Erdung
DC/DC
903
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