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MicroPC
5.11.5. PIF-Bus-Timing (Write)
D0 – D7
A0 – A3
/CS0 - /CS3
/WR
Symbol Bezeichnung
tsu(cs)
Chip Select
setup time
thd(cs)
Chip Select hold
time
tsu(ad)
Address setup
time
thd(ad)
Address hold
time
tsu(d)
Data setup time
thd(d)
Data hold time
tw1(wr)
Write pulse width –WR low to –WR high (fast mode)
tw2(wr)
Write pulse width –WR low to –WR high (normal mode)
tclk
Clock cycle
Bemerkung: Die relativ großzügigen Setup- und -Hold-Zeiten sind zwar beim MicroPC realisiert, dies
ist jedoch nicht Standard für alle CPU-Karten mit PIF-Bus. Allgemein werden beim PIF-Bus Setup-
und -Hold-Zeiten nur größer als 0 garantiert, d.h. die Chip-Selects, Adressen und Daten sind nur
während des /IOW Impulses stabil.
tsu(cs)
tsu(ad)
tsu(d)
tw(wr)
Beschreibung
–CSn low to –WR low
–WR high to –CSn high
A0..A3 valid to –WR low
A0..A3 valid after –WR high
D0..D7 valid to –WR low
D0..D7 valid after –WR high
Clock cycle length at CLK2 = 50 MHz
- 25 -
thd(cs)
thd(ad)
thd(d)
min.
typ.
120 ns
4 CLK
cycles
70 ns
2 CLK
cycles
120 ns
3 CLK
cycles
70 ns
2 CLK
cycles
120 ns
3 CLK
cycles
70 ns
2 CLK
cycles
800 ns
20 CLK
cycles
160 ns
4 CLK
cycles
40 ns
Hardware
max.
160 ns
80 ns
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