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2.4.1
Resettaster
Das EB 200 verfügt über einen Resettaster, der einen manuellen Reset des EB 200 auslöst, ohne dass die
Spannungsversorgung entfernt wird.
2.4.2
PCI-Reset
Im PCI-Betrieb wird das Evaluation Board direkt vom Host-Reset gesteuert.
2.4.3
Watchdog und Software-Reset
Weitere Resetereignisse können durch den Watchdog oder einem Softwarereset ausgelöst werden. Beide
Resetereignisse haben die gleiche Auswirkung wie ein Debug-Reset.
2.5
Taktsystem des EB 200
2.5.1
Taktversorgung PCI-Interface
Das PCI-Interface des EB 200 wird vom PCI-Bus mit 33MHz versorgt.
2.5.2
Taktversorgung des EB 200 über einen Quarz
Standardmäßig wird das EB 200 mit einem 25 MHz Quarz über die beiden ERTEC 200-Pins CLKP_A und
CLKP_B versorgt.
2.5.3
Taktversorgung des EB 200 über einen Oszillator
Optional kann das EB 200 auch mit einem Oszillatortakt versorgt werden. In diesem Fall wird der 25MHz Takt am
ERTEC 200-Pin CLKP_A eingespeist.
In beiden Fällen kann über den Taktausgang REF_CLK der im ERTEC 200 erzeugte 25MHz Takt zur Versorgung
von externen PHYs verwendet werden.Folgende Takte werden von einer internen PLL erzeugt:
Arbeitstakt für ARM946E-S 50/100/150 MHz
Takt für Isochronregelung 100 MHz
Takt für SDRAM-Interface 50 MHz
O p tio n a l
2 5 M H z
O sz illa to r
Abbildung 4: Übersicht Taktsystem des EB 200
2.5.4
Takt für F-Timer
Auf dem EB 200 wird über ein CPLD ein separater Takt von 1 MHz für den F-Timer generiert.
Copyright © Siemens AG 2010. All rights Reserviert.
Änderungen vorbehalten
C P L D
F _ C L K
2 5 M H z
(1 M H z)
S D R A M _ C L K
5 0 M H z
E R T E C 2 0 0
F P G A
P C I_ C L K
3 3 M H z
P C I S te ck e r
20
S D R A M
S D R A M
EB 200 Handbuch
Version 1.1.4
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