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2.4
Resetsystem des EB 400
Beim Resetsystem des EB 400 unterscheiden wir 3 Resetpfade:
Power On Reset:
Dieser Reset wird beim Spannungshochlauf/-einbruch und mit einem integrierten Resettaster auf dem EB
400 generiert. Das Signal RESET_N wirkt auf folgende Funktionseinheiten.
Zurücksetzen der ERTEC 400-Logik bis auf PCI-Seite
Ausgang PHY_RES_N wird aktiviert
Ausgang TRST_N wird aktiviert
PCI Reset:
Der PCI-Reset wird vom HOST-System aktiviert, der mit dem Signal PCI_RESET_N die PCI-Seite des
ERTEC 400 zurücksetzt.
Reset des Debuginterfaces:
Das Debuginterface ist mit den beiden Resetsignalen RESET_N und TRST_N verbunden. Dadurch kann der
Debugger den Reset des ERTEC 400 überwachen und auslösen und falls notwendig die Testlogik des
Debugports zurücksetzen.
Der Hardware-Reset steht nach Spannungshochlauf für mindestens 20 ms aktiv an.
SV
5V/3,3V
Controller
Reset
Taster
Abbildung 5: Resetlogik des EB 400
Zusätzlich zur normalen Resetlogik kann der Anwender per Software über den GPIO[15] einen Reset der PHYs
auslösen.
2.4.1
Resettaster
Das EB 400 verfügt über einen Resettaster der einen manuellen Reset des EB 400 auslöst. Der Resettaster kann
im Stand-Alone-Betrieb zum Rücksetzen der Baugruppe verwendet werden.
Wird der Resettaster im PCI-Betrieb aktiviert, dann kann der HOST während der aktiven Resetphase nicht auf
das EB 400 zugreifen. Als Folge kann ein Absturz des Hostsystems nicht ausgeschlossen werden.
2.4.2
Watchdog und Software-Reset
Weitere Resetereignisse können durch den Watchdog oder einem Softwarereset ausgelöst werden. Beide
Resetereignisse können entweder durch den integrierten ARM946E-S Prozessor oder einem externen LBU/PCI-
Host ausgelöst werden.
Watchdog- und Softwarereset lösen einen Hardwarereset im ERTEC 400 aus. Ein nach einem Reset
wiederkehrendes System sollte mit einem Interrupt dem Host-System dieses Ereignis mitteilen, damit keine
ungültigen Zugriffe durch den Host erfolgen. Es ist außerdem möglich die Parametrierung der PCI-Bridge von
dem Resetereignis auszunehmen, so das die aktuelle Parametrierung der Bridge erhalten bleibt.
Copyright © Siemens AG 2010. All rights reserved.
Änderungen vorbehalten
3,3V
SV
3,3V/1,5V
1
Reset-
1
PORES_N
CFG_PCI_RES
PCI-Interface
RST_N
PHYs werden zurückgesetzt
Debuglogik wird zurückgesetzt
JTAG-Interface
BCM
RESET_N
ERTEC
400
TRST_N
CPLD
Logik
PCI_RESET_N
(2)
21
BCM
BCM
BCM
BC_RES_N
PHY_RES_N
CPLD
Logik
GPIO
(1)
CFG_BC_RES
EB 400 Handbuch
Version 1.2.3
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