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Synchronisation
verwendet.
Durch die RESET-Logik werden die Abläufe beim Rücksetzen der
ZVE gesteuert. Der Computer kann dadurch zwischen dem Ein-
schalt- und dem Tasten-RESET unterscheiden. Beim Einschalten
des Computers wird das aus den Gattern D3015/8 und D3015/6
gebildete
RS-Flipflop
RESET-Leitung (99) für die Dauer des Aufladevorganges von C3002
auf LOW gezogen. Bei (99) = LOW wird das D-Flipflop D3019
zurückgesetzt, so daß die Leitungen 97 und 98 auf HIGH liegen
und durch den Adreßpuffer die Adresse F000H gebildet wird. Bei
Tasten-RESET wird lediglich das D-Flipflop zurückgesetzt und
nur die Leitung 97 liegt auf HIGH. Vom Adreßpuffer wird die
Adresse E000H gebildet. Bild 30-1 zeigt den zeitlichen Verlauf
der Signale zur Adreßsteuerung beim Einschalten des Computers.
Bei Tasten-RESET ist der Signalverlauf ähnlich. PON ist aber
ständig HIGH und Ltg. 98 ständig LOW.
Durch den Einsatz des Kurzschlußsteckers XP3001 werden der
Betriebssystem-
Kurzschlußstecker RB01, RB02 und RB03 können zusätzlich die
Leitungen /RFSH, /HALT und /M1 an der ZVE aufgetrennt werden.
2.2.4.2. RAM/RAM-Steuerung (32)
Diese Baugruppe ist der Arbeitsspeicher des KC und belegt den
Adreßraum von 0 ... 3FFFH. Der Speicher ist mit acht IS U256
realisiert. Die IS sind 16K x 1 Bit organisiert und benötigen
12P, 5P und 5N als Versorgungsspannungen. Die Speicheradressen
werden als (row) Zeilen- und (coloum) Spaltenadresse zeitlich
nacheinander
an
Schaltkreisen des Typs DL051 aufgebaut. Die Steuerung des RAM-
Zugriffs
erfolgt
Verknüpfung einiger Steuersignale des Prozessors. An Bild 32-1
soll die Funktion der RAM-Steuerung erläutert werden. Beim
Befehlshole-Zyklus (M1) wird davon ausgegangen, daß das abzuar-
beitende Programm nicht im Arbeitsspeicher steht. Nachdem der
Prozessor das abzuarbeitende Byte eingelesen hat, wird RFSH
aktiv. Dadurch wird die Blockierung des RAS-FF D3214/8 auf-
gehoben (Eingang /S = H). Durch die H/L-Flanke des nachfol-
genden MREQ wird das FF umgeschaltet uns RAS aktiv. Durch die
H/L-Flanke von RAS wird die zu diesem Zeitpunkt anliegende
Refreshadresse (AB0 ... AB7) übernommen, im Arbeitsspeicher
wird ein Refreshzyklus durchgeführt. Mit dem L/H-Übergang von
MREQ wird RAS wieder inaktiv. Das RAS-FF wird mit RFSH = H
wieder in die Ausgangslage gebracht. Der nachfolgende Zyklus
ist
ein
Speicher-Lese-Zyklus.
ausdekodierte Adreßsignal DIS0 freigegeben (Ltg. 58). Mit der
H/L-Flanke von RAS wird wie beim Refreshzyklus der nieder-
wertige Adreßteil in die Speicher übernommen. Das Schaltsignal
für den Adreßumschalter ist das um etwa 40-100 ns verzögerte
RAS. Da die Gatterlaufzeit von D3213/4 nicht ausreicht, wird
durch den Kondensator am Ausgang 4 eine längere Verzögerungs-
der
ZVE
beim
zurückgesetzt,
und
der
BASIC-ROM
den
IS
angelegt.
durch
zwei
Zugriff
zum
gleichzeitig
abgeschaltet.
Die
Umschalter
D-Flipflops
(D3214)
Das
RAS-FF
Bildspeicher
wird
die
Durch
die
sind
aus
und
die
wird
durch
das
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