Clear-Logik; Reset-Logik; Abb. 2-10: Impulsdiagramm Clear-Logik - Addi-Data ADDICOUNT CPCI-1710 Funktionsbeschreibung

Inkrementalzähler

Clear-Logik

Bei der Referenz-Punkt Logik besteht die Möglichkeit über ein externes
Signal am Eingang löst ein sofortiges Rücksetzen aller Zählerketten aus. Die
Wegnahme dieses Signals wird einsynchronisiert.
Abtasten (A, D) mit A↓, B↓
Nach der Rückflanke des Clear-Impulses vergehen noch 3 weitere Takte, bis
die Zähler wieder freigegeben werden.
Bei einem Soft-Clear (siehe Testregister) beginnt der interne Clearvorgang
nach Beendigung des Schreibzyklus (WRNX = High) und dauert 5 negative
Taktflanken, d. h., dass ein interner Zählvorgang frühestens mit der 6.
negativen Flanke wieder erfolgen kann.

Reset-Logik

Nach erfolgtem Reset wird die Steuerlogik der Schaltung in den Basis-
MODE gesetzt:
32-Bit-Zähler
-
Flankenauswerteschaltung A im 4fach-MODE
-
Hysterese aus
-
Steuerwerk B inaktiv
-
Bit 8/ Mode-Register 2 auf Low
-
keine Beeinflussung der Zählerketten
-
Das Bit 8 von MODE-Register 2 bleibt jedoch solange aktiv, bis dieses Bit
durch einen Schreibzyklus vom Prozessor auf 1 gesetzt wird.
Bei einem Software-Reset (siehe MODE-Register 2) beginnt der interne
Resetvorgang nach Beendigung des Schreibzyklus (WRNX = High) und
dauert 4 negative Taktflanken (CLKX), d. h., Daten vom Steuerwerk
können mit der 5. negativen Taktflanke wieder verarbeitet werden.
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Abb. 2-10: Impulsdiagramm Clear-Logik

(CLK = 0)
APCI-/CPCI-1710