elv RLC 9000 Bau- Und Bedienungsanleitung Seite 8
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Bau- und Bedienungsanleitung
und werden von der Sicherung SI 1 abge-
sichert. Das Ein- und Ausschalten erfolgt
über den 2-poligen Netzschalter S 1.
Der Netztrafo TR 1 erzeugt 2 erdsym-
metrische 15-V-Wechselspannungen, die
über die Gleichrichterbrücke D 1 bis D 4
gleichgerichtet und von den Elkos C 1 und
C 2 gesiebt werden. Die 4 Spannungsregler
IC 1 bis IC 4 sind in Verbindung mit den
Ladeelkos C 5, C 6, C 11 und C 12 zur
Generierung der 4 Spannungen +6 V, -8 V,
+15 V und -15 V für den Analogteil zustän-
dig. Der Netztrafo TR 2 erzeugt über die
Gleichrichterbrücke D 5 bis D 8 und den
Siebelko C 15 eine unstabilisierte Versor-
gungsspannung von ca. 8 V, die in Verbin-
dung mit IC 5 die Betriebsspannung für
den Digitalteil des RLC 9000 bereitstellt.
Um den Spannungsregler nicht unnötig zu
belasten, erfolgt die Speisung der Displays
aus der unstabilisierten Spannung, d. h. die
entsprechende Stromaufnahme erfolgt vor
dem Spannungsregler.
Der Netztransformator TR 3 letztend-
lich versorgt ausschließlich die serielle
Schnittstelle.
Zu erwähnen ist jetzt noch die Vielzahl
von 100-nF-Kondensatoren, die in unmit-
telbarer Nähe eines ICs Störungen und
Rückwirkungen von den und über die Ver-
sorgungsleitungen unterdrücken.
Prozessor-Schaltbild (Bild 2)
In Abbildung 2 sind der Mikroprozessor
und seine unmittelbare Umgebung darge-
stellt.
Als zentrale Steuerungseinheit wurde
+5V
C500
IC500
10u
25V
30
9
ALE
RESET
29
31
PSEN
EA
A8
21
39
P2.0
P0.0
A9
22
38
R531
P2.1
P0.1
A10
23
37
R532
P2.2
P0.2
A11
24
36
R533
P2.3
P0.3
A12
25
35
R534
P2.4
P0.4
A13
26
34
R535
P2.5
P0.5
A14
27
33
R536
P2.6
P0.6
A15
28
32
R537
P2.7
P0.7
10
1
RXD
P3.0
RxD/
P1.0
11
2
TXD
P3.1
TxD/
P1.1
12
3
NULL
P3.2
INT0/
P1.2
13
4
LEVEL
P3.3
INT1/
P1.3
14
5
TIMER0
P3.4
T0/
P1.4
15
6
CTS
P3.5
T1/
P1.5
16
7
WR
P3.6
/ WR
P1.6
17
8
RD
P3.7
/
RD
P1.7
19
XTAL1
18
XTAL2
80C32
Puffer/Entkopplung
C501
12p
ker
DG
Bild 2: Schaltung des Prozessors mit unmittelbarer Umgebung
8
ein Prozessor des Typs 80C32-1 (IC 500)
verwendet, der mit einer Taktfrequenz von
16 MHz arbeitet. Beim Einschalten des
RLC 9000 sorgt der zu diesem Zeitpunkt
entladene Elko C 500 dafür, dass ein Reset
am Prozessor und dem IEC-Bus-Controller
ausgeführt wird. Im Anschluss daran lädt
sich der Elko über R 501 auf, so dass nach
ca. 200 ms die Resetpins auf Low-Potenti-
al liegen. D 500 verhindert dabei, dass
beim Ausschalten des Gerätes hier eine
negative Spannung entsteht.
Da der externe Adressbus des Prozessors
mit dem Datenbus gemultiplext ist, werden
die unteren 8 Adressbits (A 0 bis A 7) immer
dann von Port 0 in das Latch IC 501 über-
nommen, wenn der ALE-Pin des Prozes-
sors High-Potential führt (Adresse gültig).
Zusammen mit dem Port 2 (High-Adresse)
des Prozessors und den Ausgängen des
Latches IC 501 wird somit eine 16-Bit-
Adresse gebildet, die zur Adressierung des
EPROMs IC 503 und der Peripherie benö-
tigt wird.
Damit das im EPROM befindliche Pro-
gramm ablaufen kann, erhält es vom Pro-
zessor eine Mitteilung, wann das EPROM
seine Daten auf den Datenbus legen kann.
Dies veranlasst der Prozessor, nachdem er
die zugehörige Programmadresse auf den
Adressbus gelegt hat, in dem er mit seiner
PSEN-Leitung das EPROM freigibt. Die-
ses stellt daraufhin seine Daten über den
Datenbus (Port 0) dem Prozessor zur Ver-
fügung.
Bei Schreib- oder Lesezugriffen auf die
externen Bausteine wird mit dem Adress-
Adressbus
IECCLOCK
RESET
R501
10k
IC501
D500
1
OC
11
1N4148
C
DG
R530
D0
DG
DG
D0
2
100
1D
1Q
D1
D1
3
100
2D
2Q
D2
D2
4
100
3D
3Q
D3
D3
5
100
4D
4Q
D4
D4
6
100
5D
5Q
D5
D5
7
100
6D
6Q
D6
D6
8
100
7D
7Q
D7
D7
9
100
8D
8Q
74HC573
P1.0
P1.1
P1.2
P1.3
P1.4
RTS
Datenbus
IC502
DG
1
OC
11
LATCH
C
Q500
D0
2
1D
D1
3
2D
D2
4
C502
3D
16MHz
D3
5
4D
D4
6
5D
D5
7
27p
6D
D6
8
ker
7D
D7
9
8D
DG
74HC574
Porterweiterung
A0
A1
A2
Programmspeicher
IC503
19
A0
A0
10
22
A0
OE
18
A1
A1
9
20
A1
CS
17
A2
A2
8
A2
16
A3
A3
7
11
D0
A3
D0
15
A4
A4
6
12
D1
A4
D1
14
A5
A5
5
13
D2
A5
D2
13
A6
A6
4
15
D3
A6
D3
12
A7
A7
3
16
D4
A7
D4
A8
25
17
D5
A8
D5
A9
24
18
D6
A9
D6
A10
21
19
D7
A10
D7
A11
23
A11
A12
2
A12
A13
26
A13
A14
27
1
A14
27256
Schnittstellenkonfiguration
19
1Q
BIAS
18
2Q
I-VERST.
S500
17
3Q
U/I-WAHL
Off
On
16
4Q
VERST.1
R538
15
5Q
VERST.2
R539
14
6Q
PHASE
R540
13
7Q
START
R541
12
8Q
NPHASE
R542
R543
R544
R545
Dip8
DG
decoder IC 504 aus den obersten 3 Bits der
Adresse (A 13, A 14, A 15) einer der 5
Peripheriebausteine ausgewählt und ent-
weder Daten über den Datenbus gelesen
(RD-Pin liegt auf Low-Potential) oder
Daten über den Datenbus geschrieben (WR-
Pin liegt auf Low-Potential).
Freigegeben wird der Adressdecoder
genau dann, wenn entweder der WR-Pin
oder der RD-Pin Low-Potential annimmt.
Diese Verknüpfung wird durch die bei-
den Dioden D 509 und D 510 vorgenom-
men. Die verschiedenen Peripheriebau-
steine haben dabei folgende Hauptadres-
sen:
- 0000 (Hex) : Schreibadresse Anzeigen-
latch 1
- 2000 (Hex) : Schreibadresse Anzeigen-
latch 2
- 4000 (Hex) : Leseadresse Zählerstand
- 6000 (Hex) : Schreib- und Leseadres-
bis
se des IEC-Bus Control-
- 6007 (Hex) lers
-8000(Hex):
Schreibadresse Porterwei-
terung
- A000 (Hex) : Leseadresse des Dipschal-
ters
Die Portpins von P 1 und P 3 sowie die
Ausgänge des Porterweiterungs-IC 502,
das über die externe Schreibadresse 8000
(Hex) setzbar ist, dienen zur Steuerung der
internen Abläufe im Gerät und werden
nachfolgend ausführlich beschrieben:
RXD, TXD - Datenleitungen für die seri-
elle Kommunikation
CTS, RTS - Status der seriellen Schnitt-
stelle
Adressdekoder
IC504
A13
1
15
A0
Y0
A14
2
14
A1
Y1
A15
3
13
A2
Y2
12
+5V
Y3
6
11
E3
Y4
4
10
E1
Y5
5
9
E2
Y6
7
Y7
74HC138
DG
D509
RD
1N4148
D510
R500
WR
1k
1N4148
+5V
IC505
19
G
1
DIR
+5V
2
220
A0
3
220
A1
4
220
A2
5
220
A3
6
220
A4
7
220
A5
8
220
A6
9
220
A7
74HC245
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IEC
LATCH
+5V
D0-D7
18
D0
B0
17
D1
B1
16
D2
B2
15
D3
B3
14
D4
B4
13
D5
B5
12
D6
B6
11
D7
B7
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