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GDV 100 D
A/V-MUX-Platte
IC7503
TDA1305T: Bitstrom-D/A-Wandler mit ständiger Kalibration
Funktionsübersicht
Der TDA1305T ist ein Zweifach-D/A-Wandler in CMOS-Technik mit
Upsampling-Filter und Rauschsignalformung, einem Oversampling
bis zu 16-fach, einer Rauschfilterung zweiter Ordnung und einer
Signalwandlung mit kontinuierlicher Kalibration, damit gewährleistet
ist, daß nur ein einfaches analoges Nachfiltern mit einem Filter erster
Ordnung notwendig ist.
Zwei auf der Platte befindliche Operationsverstärker wandeln den
D/A-Strom in eine Ausgangsspannung um. Das Filtern 1. Ordnung
erfolgt durch Kondensatoren in der Außenbeschaltung, so daß kein
Nachfiltern mehr notwendig ist.
10
9
14
15
7503
VDDD
VSSD
VDDX
VSSX
VSSO
TDA1305T
6
DATA
SERIAL
DAC
4
BCK
DATA
INPUT
5
WS
3
TEST1
11
TEST2
TIMING
7
8
12
13
Pin
Name
I/O Funktion
1
VDDA
-
Betriebsspannung für den Analog-Teil
2
VSSA
-
Masse (Analog)
3
TEST1
I
Testeingang (LOW)
4
BCK
I
Bit-Eingangstakt
5
WS
I
Word-Selektierungseingang
6
DATA
I
Dateneingang
7
CKSL1
I
Takt-Selektierung 1
8
CKSL2
I
Takt-Selektierung 2
9
VSSD
-
Masse (Digital)
10
VDDD
-
Betriebsspannung für den Digital-Teil
11
TEST2
I
Testeingang (LOW)
12
SYSCLK
I
System-Takt
13
RES
-
nicht verwendet
14
VDDX
-
Betriebsspannung
15
VSSX
-
Masse
16
CDEC
O
System-Takt-Ausgang
17
DEEM1
I
Deemphasis 1 Ein/Aus
18
DEEM2
I
Deemphasis 2 Ein/Aus
19
MUSB
I
Stummschaltung (LOW-aktiv)
20
DSMB
I
Geschwindigkeitsverdoppelungs-Mode
21
ATSB
I
12dB-Abschwächung
22
VOL
O
Audioausgang (links)
23
FILTCL
I
Kondensatoranschluß für das linke Kanalfilter 1. Ordnung
24
FILTCR
I
Kondensatoranschluß für das rechte Kanalfilter 1. Ordnung
25
VOR
O
Audioausgang (rechts)
26
VREF
O
interne Referenzspannung (VDD/2) für Audio-Ausgänge
27
VSSO
-
Masse (Operationsverstärker)
28
VDDO
-
Betriebsspannung (Operationsverstärker)
GRUNDIG Service
27
28
1
2
FILTCL
VDDO
VDDA
VSSA
LEFT
-
VOL
OUTPUT
STAGE
+
FILTCR
RIGHT
OUTPUT
STAGE
-
VOR
+
16
17
18
19
20
21
26
Digitalplatte
IC7100
DRC: DRAM Controller
Funktionsübersicht
Der DRAM-Controller (DRC) bildet die Schnittstelle zwischen dem
Hauptrechner (IC7111) und den DRAM-Speichern (IC7102 / IC7103).
Des weiteren enthält dieser 4 Chip-Select-Leitungen (werden nicht
verwendet). Wenn der Hauptrechner Daten aus dem DRAM lesen
bzw. in den DRAM schreiben will, liefert der Controller den DRAMs
lediglich die entsprechenden Steuersignale (RAS, CAS, WE, OE) und
Adressen, während der Datenbus eine direkte Verbindung zwischen
den DRAMs und dem Hauptrechner herstellt. Zur Aufrechterhaltung
der Integrität der Daten in den DRAMs werden die Speicher periodisch
vom Controller in Abhängigkeit von 8 Burstzyklen aktualisiert.
7100
DRC
23
33
AI1
36
AI2
37
AI3
22
38
AI4
39
AI5
40
AI6
41
24
AI7
4
AI8
7
AI9
9
AI10
25
10
AI11
11
AI12
12
AI13
15
AI14
16
AI15
17
AI16
20
AI17
21
AI18
25
AI19
26
AI20
28
AI21
29
AI22
43
AI23
65
RESETN
59
ASN
44
UDSN
45
LDSN
56
RWN
55
DTACKN
54
MODE1
51
MODE2
50
MODE3
49
CLK
VSS1 VSS2 VSS3 VSS4 VSS5 VSS6
19
Pin-Name
I/O
MODE[3:1]
I
CLK
I
AI[23:1]
I
ASN
I
UDSN
I
LDSN
I
RWN
I
RESETN
I
AO[9:1]
I
RAS1, RAS2
O
UCAS1, UCAS2
O
LCAS1, LCAS2
O
WE
O
OE
O
DTACKN
O
REFR
O
CS1N
O
CS2N
O
CSROMN
O
CSTN
O
GND
–
VCC
–
18
34
52
68
VDD1
VDD2
VDD3
VDD5
MUX
DRAM
CONTROLLER
CS
GEN
HOST
DRAM
I/F
I/F
REFRESH
VSS7 VSS8 VSS9
35
53
61
1
8
27
42
60
Funktion
Moduseingänge
Takt
Adresseingänge:
AI23-AI19: für 512 Kbyte-Speicher
AI18-AI10: Spaltenadresse
AI10-AI01: Reihenadresse
Address strobe
Abtastimpuls für die höherwertigen Daten
Abtastimpuls für die niederwertigen Daten
Lesen/Schreiben
Reset
Adressausgang
Abtastimpuls für die Reihen-Adressen
höherwertige Spaltenadressfreigabe
niederwertige Spaltenadressfreigabe
Schreibfreigabe
Ausgangsfreigabe
Datenbestätigung
Aktualisierung
Chip Select 1
Chip Select 2
Chip Select ROM
Chip Select
Masse
Betriebsspannung
Beschreibung
6
AO1
30
AO2
32
AO3
31
AO4
67
AO5
66
AO6
2
AO7
64
AO8
3
AO9
13
CS1
14
CS2
58
CSRM
57
CSTOTN
RAS2
48
46
UCAS2
47
LCAS2
5
WE
63
OE
22
RAS1
23
UCAS1
24
LCAS1
REFR
62
2 - 3
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