Simons Voss Technologies SmartRelais 3 System Handbuch Seite 142

SmartRelais 3 System (Handbuch)
Signal-Timing
tCLK tCLK tCLK tCLK
CLK
DAT
CLS
Bit 0 0
tCLS-
Beschrei-
Zeit
bung
Zeit zwi-
schen Akti-
vierung des
t CLS-Si-
CLS-
gnals und
erstem Da-
tenbit
Takt-Peri-
t ode (Clock
CLK
period)
Setup-Zeit
t für Daten-
S
bit
Takt auf
"low"-Pe-
t
C0
gel (Clock
low)
tCLK tCLK
1 1 0 1
tS tC0
"Karte ist geladen"
"Daten werden übertragen"
Min. Typ.
8 12
290 320
50 100
50 100
10. SREL3 ADV in der LSM
142 / 207
tCLK tCLK
0 0 1
tCLS+
Max. Einheit
20 ms
350 µs
150 µs
150 µs