Parameter Für Die Ansprechzeit Beim Sm 1226 F-Dq 4 X Dc 24 V - Siemens SIMATIC S7 Gerätehandbuch

Fehlersichere Ansprechzeiten
C.3 Parameter für die Ansprechzeit beim SM 1226 F-DQ 4 x DC 24 V
C.3 Parameter für die Ansprechzeit beim SM 1226 F-DQ 4 x DC 24 V
Maximale Gerätequittierungszeit des SM 1226 F-DQ 4 x 24 VDC
T
DAT_q
12,98 ms
Maximale Ansprechzeit des SM 1226 F-DQ 4 x 24 VDC
T
WCDT_q
T
OFDT_q
Dabei bedeutet:
T
WCDT_q
T
OFDT_q
T
rb
T
rb_swon
T
cycle_q
8 ms
Bei "2 x T
eines Zyklus geliefert werden. Das F-DQ DC verarbeitet die geänderte
Ausgangsanforderung und wendet im nächsten Zyklus neue Daten auf die Ausgangsschalter
an.
Nachdem das F-DQ DC dem Ausgangsschalter die Änderung befiehlt, kann die tatsächliche
Spannung an der Last unter Umständen erst realisiert werden, wenn die konfigurierte
Rücklesezeit abgelaufen ist. Wird gerade eine Bitmusterprüfung durchgeführt, kann der neue
Prozesswert erst dann auf die Schalter angewendet werden, wenn die zutreffende
Rücklesezeit abgelaufen ist.
Kleinste zulässige AUS-Zeit für das SM 1226 F-DQ 4 x 24 VDC
Bevor das F-DQ DC einen neuen Befehl für einen Wechsel von AUS nach EIN empfängt,
erwartet es den Abschluss und die Bestätigung des jeweiligen Wechsels von EIN nach AUS.
Liegt der Prozesswert "0" kürzer als T
passiviert wird.
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Gerätequittierungszeit: Dies ist die maximale Zeitdauer, in der eine PROFIsafe-
Meldung vom F-DQ DC eine Antwort auf eine neue virtuelle Überwachungsnummer in
die Meldung aufnehmen kann. Diesen Wert geben Sie in die Datei RT_calculator ein,
um die F-Überwachungszeit zu berechnen.
= T + MAX (T , T
rb rb rb_swon
= T
WCDT_q
Maximale Ansprechzeit des F-DQ DC vom Empfang eines Sicherheitstelegramms vom
Sicherheitsprogramm der fehlersicheren CPU bis zum Signalwechsel am Digitalaus-
gang
Verzögerungszeit bei einem Fehler: Maximale Ansprechzeit des F-DQ DC, um einen
Ausgang bei Erkennung eines Kanal- oder Modulfehlers auszuschalten.
Konfigurierte "Max. Rücklesezeit" für den Kanal
Konfigurierte "Max. Rücklesezeit Einschalttest" für den Kanal
Interne Zykluszeit des F-DQ DC
" darf von der fehlersicheren CPU ein neuer Prozesswert direkt nach Beginn
cycle_q
) + 2 x T
cycle_q
an, kann es sein, dass dadurch der Kanal
WCDT_q
Gerätehandbuch, V4.2, 09/2016, A5E03495505-AB
S7-1200 Handbuch zur funktionalen Sicherheit