TR-Electronic CMV22S 4096/1 ANA I 1/4'X12 Serie Gesamt-Bedienungsanleitung Seite 71

4.6 SSI Schnittstelle
Im Ruhezustand liegen Daten+ und Takt+ auf High. Dies entspricht der Zeit vor Punkt
(1) im unten angegebenen Schaubild.
Mit dem ersten Wechsel des Takt-Signals von High auf Low
interne re-triggerbare Monoflop mit der Monoflopzeit t
Die Zeit t
Grenzfrequenz ergibt sich aus der Summe aller Signallaufzeiten und wird zusätzlich
durch die eingebauten Filterschaltungen begrenzt.
Mit jeder weiteren fallenden Taktflanke verlängert sich der aktive Zustand des
Monoflops um die Zeit t
Mit dem Setzen des Monoflops
anstehenden bit-parallelen Daten durch ein intern erzeugtes Signal in einem
Eingangs-Latch des Schieberegisters gespeichert. Damit ist sichergestellt, dass sich
die Daten während der Übertragung eines Positionswertes nicht mehr verändern.
Mit dem ersten Wechsel des Taktsignals von Low auf High
Bit (MSB) der Geräteinformation an den seriellen Datenausgang gelegt. Mit jeder
weiteren steigenden Flanke wird das nächst niederwertigere Bit an den Datenausgang
geschoben.
Nach beendeter Taktfolge werden die Datenleitungen für die Dauer der Monozeit
t (4) auf 0V (Low) gehalten. Dadurch ergibt sich auch die Pausenmindestzeit t
M
zwischen zwei aufeinanderfolgenden Taktsequenzen eingehalten werden muss und
beträgt 2 * t
Bereits mit der ersten steigenden Taktflanke werden die Daten von der
Auswerteelektronik eingelesen. Bedingt durch verschiedene Faktoren ergibt sich eine
Verzögerungszeit t
Daten um die Zeit t
„Pausen-1" gelesen. Diese muss verworfen werden oder kann in Verbindung mit einer
„0" nach dem LSB-Datenbit zur Leitungsbruchüberwachung benutzt werden. Erst zum
Zeitpunkt
immer um eins höher sein (n+1) als die zu übertragende Anzahl der Datenbits.
Abbildung 4: Typische SSI-Übertragungssequenzen
Takt+
Daten+
intern
Abbildung 5: SSI-Übertragungsformat
Printed in the Federal Republic of Germany
07/23/2024
bestimmt die unterste Übertragungsfrequenz (T = t
M
, zuletzt ist dies bei Punkt
M
.
M
>100 ns, ohne Kabel. Das Mess-System schiebt dadurch die
V
verzögert an den Ausgang. Zum Zeitpunkt
V
(3) wird das MSB-Datenbit gelesen. Aus diesem Grund muss die Taktanzahl
1 2 3
1 2
MSB
re-triggerbares Monoflop
TR-ECE-BA-DGB-0141 v06
gesetzt.
M
(4) der Fall.
(1) werden die am internen Parallel-Seriell-Wandler
4
T
n
LSB
t
V
(1) wird das Geräte-
/ 2). Die obere
M
(2) wird das höchstwertige
, die
p
(2) wird deshalb eine
n+1
High
Low
t
M
High
Low
High
Low
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