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(5) AnschluBbelegung des Gate Array
Die Anschlisse sind wie folgt belegt:
GATE ARRAY
A20
H1
CPU cc»
| Adresse
|
A8
H24
A7
HDCO1
MEMORY a
| |Acesse
AO
HDCO6
AD7
HDCE1
CPU <=
| |Adressetate
ADO
HDCE6
———»
| RESET
INTO
———»
| ALE
————-» | CLK
INT2
—_—_—» | RD
LEDD
CPU)
____s, | wr
SCLK
ik era
LCLK
———_—>
—_—>
HSO
IC¢3. <———_
HS7
IC5 <«<—_———_
STB
IC4 <
ACK
BUSY
PE
Schalter Friktion/Traktor ————>
ERROR
Papierende-Sensor Friktion —————>
SELECT
Schalter ON LINE ————>
AFXT
Schalter LF ————>
PRIME
Sensor fiir Grundposition ————>
Papierende-
CRA
Sensor
fir unten/hinten ————>
CRNA
Erkennung der Platine fir ——___»
CRB
serielle Schnittstelle
AktivierungLF-Motor
~
CRNB
(far Zeilenvorschub)
> <—————
CRCNTO
+<___
CRCNT1
Phase LF-Motor
paek
CRENBL
8-8
Druckkopfnadel-Daten
(Sink Tr)
Druckkopfnadel-Daten
(Odd Common Tr)
Druckkopfnadel-Daten
(Even Common Tr)
————» STB,PRIME 77 interrupt-
| Ausgang
Druckwagen-
an CPU
Zahler
tT
—
LED (Bedienfeld vorne)
_
cs
Parallele Daten
+——-
Strobe
————+
Acknowledge
———»
Busy
———_——» Paper End (Papierende)
————_»
Error
———»
Select
+—\—
Auto Feed XT
<+———_—
Prime
_
CR Motor Phase
-_
—_—_—_—__>
—
CR-Motor (Druckwagen-Mot
>
____—» | Spannungsregelung
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