Inhaltsverzeichnis
Werbung
Anfängliche PCIE-Frequenz
Ermöglicht das Festlegen eines anderen PCIE-BCLK-Werts während des POST. Dies kann
nützlich sein, um einen niedrigeren PCIE-BCLK-Wert in Szenarien festzulegen, in denen das
Speicher-Training bei einem höheren BCLK-Wert nicht stabil ist (eine große Frequenzlücke
zwischen BCLK-Frequenz und Anfangsfrequenz wird nicht empfohlen). Es wird der gleiche
Wert als BCLK-Frequenz übernommen, wenn die Standardeinstellung beibehalten wird.
Verwenden Sie die Tasten <+> und <->, um den Wert einzustellen. Die Werte reichen von
80.000 MHz bis 200.000 MHz in 0,100 MHz-Schritten.
Konfigurationsoptionen: [Auto] [80.0000] - [200.00000]
PCIE/DMI-Amplitude
Ermöglicht das Festlegen der Signalgröße des Referenz-PCIE/DMI-CLK-Werts, der dem
Prozessor zur Verfügung gestellt wird. Höhere Werte können die Übertaktungsstabilität
verbessern.
Konfigurationsoptionen: [Auto] [800mV] [900mV]
PCIE/DMI Slew Rate
Ermöglicht das Festlegen der Geschwindigkeit, mit der der Basistakt steigt oder fällt. Stellen
Sie einen hohen Wert für die Übertaktungsstabilität ein.
Konfigurationsoptionen: [Auto] [Slow] [Fast]
PCIE/DMI-Streuspektrum
Konfigurationsoptionen: [Auto] [Enabled] [Disabled]
Kaltstart-PCIE-Frequenz
Ermöglicht das Festlegen der PCIE-Frequenz beim Kaltstart. Verwenden Sie die Tasten <+>
und <->, um den Wert einzustellen. Die Werte reichen von 80.000 MHz bis 200.000 MHz in
0,100 MHz-Schritten.
Konfigurationsoptionen: [Auto] [80.0000] - [200.00000]
Dies gilt nur für den PCIE-Takt, NICHT für den Basistakt.
Echtzeit-Speicher-Timing
Ermöglicht Ihnen die Aktivierung oder Deaktivierung des Echtzeit-Speichertaktwerts. Wenn
die Option auf [Enabled] gesetzt ist, lässt das System die Durchführung von Änderungen des
Echtzeit-Speichertaktwerts nach MRC_DONE zu.
Konfigurationsoptionen: [Disabled] [Enabled]
SPD-Schreibdeaktivierung
Ermöglicht Ihnen die Aktivierung oder Deaktivierung der Einstellung der SPD-
Schreibdeaktivierung. Es wird aus Sicherheitsgründen empfohlen, das SPD-
Schreibdeaktivierungsbit unbedingt festzulegen.
Konfigurationsoptionen: [TRUE] [FALSE]
PVD-Verhältnisgrenzwert
Für das Kern-Domain-PLL beträgt der Grenzwert für den Wechsel zum niedrigeren Post-
Dividierer standardmäßig 15. Sie können einen Wert niedriger als 15 einstellen, wenn Sie
einen hohen BCLK forcieren möchten, damit der Digitally Controlled Oscillator (DCO) auf einer
angemessenen Frequenz bleibt.
Konfigurationsoptionen: [Auto] [1] - [40]
SA PLL-Frequenzüberschreibung
Ermöglicht es Ihnen, die Sa-PLL-Frequenz zu konfigurieren.
Konfigurationsoptionen: [Auto] [3200 MHz] [1600 MHz]
BCLK TSC HW Fixup
Ermöglicht Ihnen die Aktivierung oder Deaktivierung der BCLK TSC HW Fixup-Deaktivierung
während des TSC-Kopierens von PMA in APIC.
Konfigurationsoptionen: [Enabled] [Disabled]
46
BIOS-Handbuch für ROG Z790 Serie
Werbung
Inhaltsverzeichnis
