Inhaltsverzeichnis
Werbung
GDV 100 D/002
Abkürzungen / Abbreviations
Signal Name
Beschreibung
+12Vstby
Betriebsspannung
+3V3
Betriebsspannung
+5V
Betriebsspannung
+5VOSC
Betriebsspannung für Takt Synthesizer IC7207
+5Vstby
Betriebsspannung
+6Vstby
Betriebsspannung
0_6_12V
Euro-AV Schaltspannung. 0V: stop, 6V: Wiedergabe im 16:9 Format,
12V: Wiedergabe im 4:3 Format
27M_CLK
Externer 27 MHz Takt für Sti5505 und Takt Synthesizer MK2742
-8Vstby
Betriebsspannung
A[1:20]
System-Address-Bus
A_CLOCK
Externer Audio-Takt für Audio-DAC
AD[0:11]
SDRAM-Address-Bus
AGND
Analog-Masse
B
Gepufferter Video-Ausgang BLAU zur A/V-Platte
B_BCLK
Laufwerk I
S Bit-Takt
2
B_DATA
Laufwerk I
2
S Daten
B_FLAG
Laufwerk Fehler
B_SYNC
Laufwerk Synchronisierung
B_WCLK
Laufwerk I
2
S Wort-Takt
BCLK
Serieller Audio-Bit-Takt
B-V4
Laufwerk universeller Subcode-Eingang
C
Gepufferter Farbsignal-Ausgang zur A/V-Platte
CAS[0:1]ND
Spalten-Adress-Freigabe für ROM
CASN
Spalten-Adress-Freigabe für SDRAM
CE_FLASHN
Chip enable für Flash Memory
CE_ROMN
Chip enable für ROM
CLK
Takt für SDRAM
CSN[1:2]
Chip select für SDRAM
CTS_BE
Serielles Laufwerksinterface: Sendefreigabe
CTS_SER
Serielles PC-Interface: Sendefreigabe
CVBS
Gepufferter Composite-Video-Ausgang zur A/V-Platte
D[0:15]
System-Daten-Bus
DATA
Serielle Audio-Daten
DEEM[0:1]
Deemphasis-Kontrollsignal für Audio-DAC auf A/V-Platte
DQ[0:15]
SDRAM Daten-Bus
DQML
SDRAM Daten-Freigabe (untere Hälfte)
DQMU
SDRAM Daten-Freigabe (obere Hälfte)
FLASH_OEN
FLASH output enable Steuersignal
G
Gepufferter Video-Ausgang GRÜN zur A/V-Platte
HSYNC
Horizontaler Sync-Ausgang
IRQ_SLAVE
Interrupt-Abfrage des Slave-Prozessors
LRCLK
Links/Rechts-Takt
MUTE
Mute Steuersignal
MUTE_AV
Mute Audio/Video Steuersignal
OEND
Output Enable DRAM
PAL_NTSC
PAL/NTSC Umschaltsignal
PCM_OUT0
Serieller Audio-Daten-Ausgang
PGND
Masse
R
Gepufferter Video-Ausgang ROT zur A/V-Platte
RAS0ND
Reihen-Address-Abtastung 0 des ROM
RASN
Reihen-Address-Abtastung des SDRAM
RES_BEN
Laufwerk-Reset
RESETN
System-Reset
RTS_BE
Serielles Laufwerksinterface: Sendeanforderung
RTS_SER
Serielles PC-Interface: Sendeanforderung
RWN
Read/write Steuersignal
RXD_BE
Serielles Laufwerksinterface: Daten empfangen
RXD_SER
Serielles PC-Interface: Daten empfangen
SCART[1:2]
Euro-AV Steuersignal
SCL
I
C-Bus-Takt
2
SCLK
Serieller Bit-Takt
SDA
I
2
C-Bus-Daten
SEL_ACLK
Auswahl Audio-Takt
SEL_SPDIF
Auswahl Digital-Ausgang (SPDIF)
SERVICE
Steuersignal des seriellen PC-Interface
SGND
Masse
SPDIF_OUT
Digital-Ausgang
STB_CONT
Standby Steuersignal zum Netzteil
TXD_BE
Serielles Laufwerksinterface: Daten senden
TXD_SER
Serielles PC-Interface: Daten senden
VDD_MEM
Stromversorgung für Speicher
VDD_STI
Stromversorgung für Sti5505
WCLK
Serieller Audio-Wort-Takt
WEN
Write Enable Steuersignal für SDRAM
Y
Gepufferter Helligkeitssignal-Ausgang zur A/V-Platte
GRUNDIG Service
Platinenabbildungen und Schaltpläne / Layout of PCBs and Circuit Diagrams
Description
Supply voltage
Supply voltage
Supply voltage
Supply voltage for clock synthesizer IC7207
Supply voltage
Supply voltage
Euro AV switch control signal A/V board. 0V: stop, 6V: play 16:9 format,
12V: play 4:3 format
External clock 27 MHz clock for Sti5505 and clock synthesizer MK2742
Supply voltage
System address bus
External audio clock for Audio DAC
SDRAM address bus
Analog ground
Buffered video output blue to A/V board
Drive Mechanism I
S bit clock
2
Drive Mechanism I
2
S data
Drive Mechanism Error flag
Drive Mechanism Sector/abs time sync
Drive Mechanism I
2
S word clock
Audio serial bit clock
Drive Mechanism Versatile input pin (subcode input)
Buffered chroma output to A/V board
Column address strobe control signal to ROM memory
Column address strobe control signal to SDRAM memory
Chip enable flash memory
Chip enable rom memory
Clock for SDRAM memory
Chip select control signals control signals of SDRAM interface
Clear to send control signal of Drive Mechanism serial interface
Clear to send control signal of pc serial interface
Buffered composite video output to A/V board
System data bus
Audio serial data
Deemphasis control signal to Audio DAC on A/V board
SDRAM data bus
SDRAM data mask enable (Lower)
SDRAM data mask enable (Upper)
FLASH output enable control signal
Buffered video output green to A/V board
Horizontal sync output
Interrupt request from slave processor
Left/Right clock
Mute control signal
Mute audio/video control signal
Output enable DRAM
PAL/NTSC switch control signal
Audio serial output data
GROUND
Buffered video output red to A/V board
Row address strobe 0 control signal of ROM memory
Row address strobe control signal of SDRAM memory
Reset Drive Mechanism
System reset
Ready to send control signal of Drive Mechanism serial interface
Ready to send control signal of PC serial interface
Read/write control signal
Receive data of Drive Mechanism serial interface
Receive data of pc serial interface
Euro AV control signal
I
C bus clock
2
Serial bit clock
I
2
C bus data
Select audio clock
Select digital out (SPDIF)
Control signal of PC serial interface
Ground
Digital output
Standby control signal to power supply
Transmit data Drive Mechanism serial interface
Transmit data PC serial interface
Power supply memory devices
Power supply Sti5505
Audio serial word clock
Write enable control signal to SDRAM
Buffered luma output to A/V board
4 - 9
GDV 100 D/002
Kopfhörerplatte / Headphone Board
Ansicht von der Bestückungsseite / View of Component Side
1
2
J FM AM J
1 .
17 01
7
1
4
3
1
1
4
0
1
3
A
570 2
97 01
1
2
1700 A 4
1701 A 1
3701 A 3
Ansicht von der Lötseite / View of Solder Side
2703 A 1
2707 A 3
2710 A 2
2712 A 2
2704 A 1
2708 A 2
2711 A 2
2713 A 3
4
3
UL- m ar k
1 7 0 0
2 7 0 7
4 7 0 0
A
4 7 0 1
1
4
3
1700 E 1
1700 B 1
1700 C 1
1700 C 1
2703 B 6
2707 D 4
2710 F 5
1700 B 1
1700 C 1
1700 D 1
1701 D 9
2704 E 6
2708 F 4
2711 C 5
1
2
3
4
A
7700
B
2713
TCA0372DP1
12p
1700
3
8
3
-
1
B
3701
7
+
10K
2
1700
2
3703
1
22R
2711
100n
C
1700
4
+5V
1700
5
-5V
1700
7
+5V
D
1700
6
2707
470n
7700
2712
2
TCA0372DP1
12p
1700
1
5
6
-
3
E
6
3701
+
4 - 22
10K
5
3704
4
4
22R
2708
2710
470n
100n
-5V
F
1
2
3
4
GRUNDIG Service
Platinenabbildungen und Schaltpläne / Layout of PCBs and Circuit Diagrams
3
4
J ASOND
17 00
k
a r
m
L -
U
A
37 01
77 00
1
9 70 0
3
4
5702 A 1
7700 A 2
9700 A 4
9701 A 1
3703 A 2
3709 A 2
4700 A 4
4702 A 2
3704 A 2
3710 A 2
4701 A 3
5701 A 1
2
1
3104 113 4171.
2 7 1 1
2 7 0 8
A
4 7 0 2
3 7 0 9
5 7 0 1
2 7 1 3
2 7 1 2
3 7 0 4 3 7 1 0
2
1
2712 E 3
3701 B 2
3703 B 5
3709 B 5
5701 C 7
7700 E 5
2713 B 3
3701 E 2
3704 E 5
3710 E 5
5702 D 7
7700 B 4
5
6
7
8
9
3709
HEADPHR!
10R
2703
1n
5701
DSS306102Z
1
3
2
2
1701
3
HPBUS
5702
DSS306102Z
1
3
1
2
A
3710
HEADPHL!
10R
2704
1n
5
6
7
8
9
A
B
C
D
E
F
4 - 10
Werbung
Inhaltsverzeichnis
