Shuttle HOT-681V Benutzerhandbuch Seite 34

DMA 0/1/3/5/6/7 assigned to
Diese Einstellungen erscheinen, falls die Option "Resources Controlled By" auf "Manual"
steht. Es kann dann bestimmt werden, ob einzelne DMA-Kanäle nach dem Plug&Play-
Verfahren zunächst dem PCI-Bus und dann dem ISA-Bus angeboten werden (Einstellung:
PCI/ISA PnP) oder ob sie ausschließlich dem ISA-Bus zur Verfügung stehen sollen
(Einstellung: Legarcy ISA). Bei nicht-PnP-ISA-Karten kann es nämlich vorkommen, daß
der benötigte DMA-Kanal bereits von einer PCI-Karte in Anspruch genommen worden ist,
und somit dem ISA-Bus nicht mehr zur Verfügung steht.
CPU to PCI Write Buffer
Mit dieser Einstellung läßt sich ein Zwischenspeicher aktivieren (Enabled), so daß die
CPU bis zu 4 Doppelworte zum PCI-Bus schreiben kann, bevor sie unterbrochen wird.
Falls diese Einstellung auf "Disabled" steht, dann muß die CPU bei einem Zugriff warten,
bis der PCI-Bus Bereitschaft zum Empfang der Daten meldet.
PCI Dynamic Bursting
Falls diese Einstellung aktiviert ist (Enabled), dann wird bei Datentransfers über den PCI-
Bus nach Möglichkeit das schnellere PCI Burst Protokoll verwendet, bei dem größere
Datenmengen mit nur einem Kommando übertragen werden können.
PCI Master 0 WS Write
Falls diese Einstellung aktiviert ist (Enabled), dann werden Schreibzugriffe auf den PCI-
Bus ohne Warteschleifen durchgeführt.
PCI Delay Transaction
Der Chipsatz hat einen integrierten 32-Bit Zwischenspeicher, der Schreibzugriffe zum
PCI-Bus um einen Takt verzögern kann. Durch Einschalten dieser Funktion (Enabled)
arbeitet der Chipsatz konform zur PCI Spezifikation 2.1.
PCI#2 Access #1 Retry
Diese Chipsatzfunktion kann ein- oder ausgeschaltet werden.
AGP Master 1 WS Write
Standardmäßig werden zur Erhöhung der Betriebssicherheit zwei Wartezyklen bei
Schreibzugriffen auf den AGP-Bus eingefügt. Falls "Enabled" gewählt wird, dann werden
Schreibzugriffe mit nur einer Warteschleife ausgeführt.
AGP Master 1 WS Read
Standardmäßig werden zur Erhöhung der Betriebssicherheit zwei Wartezyklen bei
Lesezugriffen auf den AGP-Bus eingefügt. Falls "Enabled" gewählt wird, dann werden
Lesezugriffe mit nur einer Warteschleife ausgeführt.
PCI Latency Timer (CLK)
Die Anzahl von Taktzyklen, die im PCI Latency Timer programmiert wurde, gibt den
garantierten Zeitraum für den Chipsatz an, nach dem der augenblickliche Datentransfer
abgeschlossen und der PCI-Bus wieder freigegeben sein muß. Hiermit soll sichergestellt
werden, daß die PCI-Geräte ein Minimum an Systemresourcen benötigen.
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