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Systemhandbuch
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Interrupt-Behandlung
Der Mikroprozessor 80386SX im PG 730 hat zwei Hardware-Interrupt-Eingänge:
Maskierbarer Interrupt INTR (Pin 40)
•
Die Bearbeitung der Interrupt-Signale läßt sich durch ein Bit im Flag-Register des
Mikroprozessors 80386SX freigeben/sperren. Mit den Assembler-Befehlen STI
(set interrupt flag) und CLI (clear interrupt flag) wird eine Reaktion der CPU auf
das INTR-Signal freigegeben bzw. gesperrt.
Nicht maskierbarer Interrupt NMI (Pin 38)
•
Das Interrupt-Signal NMI kann nicht wie das Signal INTR im Mikroprozessor
80386SX maskiert werden. Der Prozessor reagiert auf jeden eintreffenden NMI
mit dessen Bearbeitung. Beim PG 730 wurde durch besondere Hardware-Maß-
nahmen der NMI trotzdem maskierbar gemacht (siehe Kapitel NMI-Signal).
10.1
INTR-Signal
Die Bearbeitung der 16 Hardware-Interrupts (IRQ 0 bis IRQ 15) erfolgt beim PG 730 im
ISA-Bus-Controller (82C331), in dem zwei Interrupt-Controller 8259 integriert sind (Bild
Interrupt-Steuerung).
Der INT-Ausgang des Slave-Controllers INTC2 ist mit dem IRQ 2-Eingang des
Master-Controllers INTC1 verbunden. Für den belegten Interrupt 2 (IRQ 2) kann der
Interrupt 9 (IRQ 9) auf dem Bus verwendet werden. Durch den ROM-BIOS wird in der
Initialisierungsphase der IRQ 9 auf den Software-Interrupt-Vektor 0A H (IRQ 2) para-
metriert.
Mit dem Signal INTR stellt der Interrupt-Controller INTC1 (Master) eine Unter-
brechungsanforderung an den Mikroprozessor 80386SX. Das Signal kann von den
15 Einzelinterrupts ausgelöst werden, die zum Teil fest definiert sind. Die Interrupts
werden sowohl von Teilen auf der Grundplatine als auch von Erweiterungskarten belegt.
C79000-B8500-C073-01
Interrupt-Behandlung
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