Details Zum Signalausgang S2 (Status Der Ausgänge) - Block Power Compact 8X10A Handbuch

Handb buch DEU
1.13-0 01/13
Funkt tion Akti ion
Reset lang er
Impu uls
>= 5 500ms
EIN/AU US codie ertes
Puls muster
Pulsmu uster
Das cod dierte Pulsm muster best
gesende et werden müssen.
Das ers ste zu übert tragende B
Bit Date en. Die erst ten 8 Bit re
Kanäle in absteige ender Reihe
Kanal e eingeschalte et, bei eine
nur das s erste, höc chstwertige
ersten 8 8 Bit übertr ragene Zus
den ers sten 8 Bit d argestellte
gewählt t werden. S Sie dienen n
Der Hig gh-Pegel be eträgt mind
mindest tens 0V, hö öchstens 5V
mindest tens 70ms und höchs
werden S1 und S2 2 wieder au
Warteze eit von min nd. 200ms z
Es ist fo olgender ab bsoluter Jitt
Detail ls zum S Signalaus
Dieser 2 24V Signala ausgang ist
potenzi algetrennt. . Durch die
Ausgan gskanäle a bfragen. D
ca. 2 m mA.
Bezeichnun ng: PC-FU U-24DC/24DC-8
Artikelnum mmer: PC-07 724-800-0
PC-07 724-800
R Reaktion
alle durch a Überlast a
Ausgänge A werden w
Ein erneutes E s Wiederein
Kanäle wird K d erst wiede
a aktiviert. So omit wird v
e einem Daue ersignal aut
Kanäle wied K dereingesch
Ein- und A E Ausschalte
Ausgänge. A .
A Ausgelöste A Ausgänge l
b bzw. aussch halten. Sie
R Reset-Impu uls quittiert
teht aus 17 7 Bit, die al
it hat den W Wert null u
epräsentiere en den gew
enfolge. Be i einem We
m Wert vo n „0" ausge
Bit relevan nt. Ein Wer
stand übern nommen wi
Zustand ig gnoriert. Di
nur als Tak ktsignal für
estens 15V V, höchsten
V. Das zugr rundeliegen
tens 200m s. Nachdem
uf Low-Pege el gelegt. N
zulässig.
ter abhäng ig vom gew
sgang S S2 (Statu
t bezogen a auf den 0V
esen Ausga ang lassen s
er Ausgang g ist kurzsc
0/8x10
0-0
abgeschal teten
wiedereing geschaltet.
nschalten a ausgelöster
er nach 0V Detektion
verhindert, dass bei
tomatisch a ausgelöste
haltet werd den.
n nicht au usgelöster
lassen sich nicht ein-
müssen zu uvor per
werden.
s Manchest ter-Code (n
nd dient al s Startbit.
wünschten Zustand de
ert von „1" wird der en
eschaltet. B Bei den folg
rt von „1" b bedeutet, da
ird, bei eine em Wert vo
e weiteren 7 Bit könn
S2 (Fehler status der
ns 30V; der Low-Pegel
nde Taktsig gnal hat ein
m das Pulsm muster gese
Neue Pulse a an S1 sind
wählten Tak ktzyklus zu
us der Au usgänge)
-Eingang d es Moduls n
sich die Zus stände alle
chlussfest, d der Kurzsch
Impuls s
.
r
Einsch halten aller
ausgelö östen Kanäl
r siehe B Beschreibun
des Pu ulsmusters
weit ter unten
nach IEEE 8 802.3)
Danach fol gen 16
er einzelnen n
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genden 8 B Bit ist
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en beliebig g
Ausgänge) .
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