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EINGANG
DES BEFEHLSDEKODERS
(IC2)
Der Befehisdekoder
(IC2)
besteht aus einem
Paar von
8-Bit Re-
gisters
und
einem
Verriegelungskreis
mit
einem
16-Bit
Treiber,
welche
in einem
Serieneingangs-/Parallelausgangsystem
angeordnet
sind.
Das
4-Bit
Eingangssingnal
( F1 ~
Fa ), von der mikroprozessor-
gesteuerten
Einheit
kommend,
wird
hier in ein 16-Bit Ausgangs-
signal dekodiert, um
das Kassettengerateteil
zu steuern, und auch,
um die Leuchtdioden ( D16 bis D23 ) — zur Anzeige der Betriebsart
des Gerdtes — zu erregen.
1.
Eingangssignale
an den
Eingangen
DA, DB, CLKi
und CLK2.
Das vom
Mikroprozessor
kommende
4-Bit Signal ( F1 bis F4 )
wird an das 3 — 5 Volt Interface (Q1 bis Q4) geleitet, wo sein
Potential
von
3 Voit auf 5 Volt umgeandert
wird, um dann in
die Eingange ( DA, DB, CLK1
und CLK2 ) des Befehisdekoders
(IC2) geleitet zu werden.
Welche Aufgaben tibernehmen diese Signale:
* DA (Fy) und DB (F2) sind Dateneinspeisungen.
*CLKy
(F3)
ist der
Uhreneingang
zum
Schiftregister inner-
halb des Befehisdekoders (1C2).
*CLK2
(Fa)
ist entweder
Uhreneingang
zum
Verriegelungs-
kreis innerhalb des Befehlsdekoders
(1C2), oder Riickstellein-
gang zum Schiftregister.
Eingangssignal, welches
Pausen/Aufnahmefunktion
bei gedriick-
ter Aufnahmetaste veranlasst:
Wie
in der Abbildung 28—1
fehisdekoder eingehenden Daten ( DA oder DB ) vom Verriege-
lugskreis gelesen, wahrend das Uhrensignal
(CLK1) zur gleichen
Zeit
erzeugt
wird
und
beginnt
in Ubereinstimmung
mit den
Pulsen der Daten ( DA oder DB ) anzusteigen.
Als
nachster
Schritt
wird das
Uhrensignal
(CLK2)
veranla&t,
die Daten
vom
Schiftregister
zum
Verriegelungskreis
zu tber-
tragen,
wahrend
zur
gleichen
Zeit
das
Schiftregister
zurtick-
gestellt wird, um
fiir die Aufnahme.
der nachsten Daten
(DA
oder DB ) bereit zu sein.
Von der Kontrotieinheit
Hier mu
bemerkt werden, da& das Uhrensignal
(CLK), wie in
Abbildung 28—2
gezeigt, etwas
spater als die Datenpulse
( D
oder D_
) ansteigen mu.
Dies ist die Verzégerungszeit
(tsu),
wahrend welcher das Datensignal gentigend Aktivitat entwickelt,
um
im Schiftregister gelesen zu werden. Diese Verzdégerungszeit
wird
durch
die
Verwendung
des
Kondensators
(C1)
von
O,04MFD
versichert,
welcher
zusatzlich
dem
Vorspannungs-
widerstand
beigefiigt,
und
mit
dem
Basiseingang
des Transis-
i
BR
Sede
ze)
sf
Oe
tors
(Q3)
innerhalb
des
3 V—zu—5 V Interface-Kreises,
ver-
bunden ist.
Daten
50us
BOs
Da (F1)
ov
De (F2)
OV
Uhr
|
|
|
CLK
(F3)
|
|
ov
gezeigt,
werden
die, in den
Be-
CLKa2
(Fa)
ov
Abbildung 28-1
Daten
Da oder DB
Uhr
CLKi
Abbildung 28-2
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Masse
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Abbildung 28-3
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