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AL4143
11.1.1.5 Block Configuration (400 - 408)
Register
15
14
400
X8:
X8:
DI2
DI1
INV
INV
401
X8:
X8:
DI2
DI1
HL
HL
402
403
404
405
406
407
408
Legende:
• DI1 INV
Pin 4: Signalinvertierung
• DI2 INV
Pin 2: Signalinvertierung
• DI1 HL
Pin 4: Signalpegel, der gehalten werden soll
• DI2 HL
Pin 2: Signalpegel, der gehalten werden soll
• DIS
Disable Counter: Main Counter + Batch Coun-
ter deaktivieren
• DIR
Counter Direction: Zählrichtung setzen (gültig
nur für Zählermodus CTDIR)
• RST MC OV
Reset Main Counter Overflow: Zähler-Events
Überlauf des Main Counters zurücksetzen
• RST MC UV
Reset Main Counter Underflow: Zähler-Events
Unterlauf des Main Counters zurücksetzen
• RST BC OV
Reset Batch Counter Overflow: Zähler-Events
Überlauf des Batch Counters zurücksetzen
• RST BC UV
Reset Batch Counter Underflow: Zähler-Events
Unterlauf des Batch Counters zurücksetzen
52
13
12
11
10
X7:
X7:
X6:
X6:
DI2
DI1
DI2
DI1
INV
INV
INV
INV
X7:
X7:
X6:
X6:
DI2
DI1
DI2
DI1
HL
HL
HL
HL
reserviert
reserviert
reserviert
reserviert
reserviert
reserviert
reserviert
Bit
9
8
7
6
X5:
X5:
X4:
X4:
DI2
DI1
DI2
DI1
INV
INV
INV
INV
X5:
X5:
X4:
X4:
DI2
DI1
DI2
DI1
HL
HL
HL
HL
X8:
X7:
DIS
DIS
X8:
X7:
DIR
DIR
X8:
X7:
RST
RST
RST
MC
MC
OV
OV
X8:
X7:
RST
RST
RST
MC
MC
UV
UV
X8:
X7:
RST
RST
RST
BC
BC
OV
OV
X8:
X7:
RST
RST
RST
BC
BC
UV
UV
X8:
X7:
RST
RST
RST
CT
CT
1 BIT
• 0x0: nicht invertieren (Default)
• 0x1: invertieren
1 BIT
• 0x0: nicht invertieren (Default)
• 0x1: invertieren
1 BIT
• 0x0: LOW
• 0x1: HIGH (Default)
1 BIT
• 0x0: LOW
• 0x1: HIGH (Default)
1 BIT
• 0x0: keine Aktion (Default)
• 0x1: Main + Batch Counter deaktivieren
1 BIT
• 0x0: Aufwärts (Default)
• 0x1: Abwärts
1 BIT
• 0x0: keine Aktion (Default)
• 0x1: Überlauf-Event zurücksetzen
1 BIT
• 0x0: keine Aktion (Default)
• 0x1: Unterlauf-Event zurücksetzen
1 BIT
• 0x0: keine Aktion (Default)
• 0x1: Überlauf-Event zurücksetzen
1 BIT
• 0x0: keine Aktion (Default)
• 0x1: Unterlauf-Event zurücksetzen
Remote I/O-Modul 16 DI
5
4
3
2
X3:
X3:
X2:
X2:
DI2
DI1
DI2
DI1
INV
INV
INV
INV
X3:
X3:
X2:
X2:
DI2
DI1
DI2
DI1
HL
HL
HL
HL
X6:
X5:
X4:
X3:
DIS
DIS
DIS
DIS
X6:
X5:
X4:
X3:
DIR
DIR
DIR
DIR
X6:
X5:
X4:
X3:
RST
RST
RST
MC
MC
MC
MC
OV
OV
OV
OV
X6:
X5:
X4:
X3:
RST
RST
RST
MC
MC
MC
MC
UV
UV
UV
UV
X6:
X5:
X4:
X3:
RST
RST
RST
BC
BC
BC
BC
OV
OV
OV
OV
X6:
X5:
X4:
X3:
RST
RST
RST
BC
BC
BC
BC
UV
UV
UV
UV
X6:
X5:
X4:
X3:
RST
RST
RST
CT
CT
CT
CT
1
0
X1:
X1:
DI2
DI1
INV
INV
X1:
X1:
DI2
DI1
HL
HL
X2:
X1:
DIS
DIS
X2:
X1:
DIR
DIR
X2:
X1:
RST
RST
MC
MC
OV
OV
X2:
X1:
RST
RST
MC
MC
UV
UV
X2:
X1:
RST
RST
BC
BC
OV
OV
X2:
X1:
RST
RST
BC
BC
UV
UV
X2:
X1:
RST
RST
CT
CT
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